JPS639307A - 電流ミラ−回路 - Google Patents
電流ミラ−回路Info
- Publication number
- JPS639307A JPS639307A JP61154377A JP15437786A JPS639307A JP S639307 A JPS639307 A JP S639307A JP 61154377 A JP61154377 A JP 61154377A JP 15437786 A JP15437786 A JP 15437786A JP S639307 A JPS639307 A JP S639307A
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- resistor
- gate
- adjusting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔Ｍ東上の利用分針〕
本発明は電流ミラー回路に関し、特に出力電流を調整可
能な午導体果償（ロ）路化に通した電流ミラー回路に関
する。
能な午導体果償（ロ）路化に通した電流ミラー回路に関
する。
従来の電流ミラー回路を第３図に示す。入力電流源ＩＩ
Ｎよシ供給される電流はドレイ／−ゲート短絡トランジ
スタＱ１で電圧にに換され、ミラー側トランジスタＱ！
のゲートがバイアスする。このゲートバイアスに応じて
ミラー側トラノンスタＱ２からは出力電流工＠が流れる
。しかし、この回路において入力電流源ＩＩＮからの電
流と出１ａＩｏとの相対″ｆ［Ｉは、トランジスタＱｔ
、（＝ｈの閾値電圧ＶＴやサイズ（Ｗ／Ｌ）のバラツ
キのために、高ｔ５ｋを得ることがむずかしかった。
Ｎよシ供給される電流はドレイ／−ゲート短絡トランジ
スタＱ１で電圧にに換され、ミラー側トランジスタＱ！
のゲートがバイアスする。このゲートバイアスに応じて
ミラー側トラノンスタＱ２からは出力電流工＠が流れる
。しかし、この回路において入力電流源ＩＩＮからの電
流と出１ａＩｏとの相対″ｆ［Ｉは、トランジスタＱｔ
、（＝ｈの閾値電圧ＶＴやサイズ（Ｗ／Ｌ）のバラツ
キのために、高ｔ５ｋを得ることがむずかしかった。
この欠点を改良した従来例を第４図に示す。この従来例
も、基本的にはＷＪ３図と同様で入力ｌｆＥ課Ｉ Ｉ
ＮとトランジスタＱ、、Ｑ、からなっており。
も、基本的にはＷＪ３図と同様で入力ｌｆＥ課Ｉ Ｉ
ＮとトランジスタＱ、、Ｑ、からなっており。
更に２つの調贅可能な憶抗器Ｒ，，Ｒ，４が、％１０
ＳトランジスタＱ１．Ｑ２の各ソースと接地電位との間
に挿入されている。これらの抵抗器ａｉ、ａ４をトリミ
ング等により調整することにより出力電流工・を任意に
設定でき、入力電流源ＩＩＮからの電流と出力電流工０
との相対比を調節できる。
ＳトランジスタＱ１．Ｑ２の各ソースと接地電位との間
に挿入されている。これらの抵抗器ａｉ、ａ４をトリミ
ング等により調整することにより出力電流工・を任意に
設定でき、入力電流源ＩＩＮからの電流と出力電流工０
との相対比を調節できる。
上述した従来の電流ミラー回路において可変抵よる方法
等で実現できる。しかしながら、前者においては別にレ
ーザートリミング装置が必要になり設備が高額になる。
等で実現できる。しかしながら、前者においては別にレ
ーザートリミング装置が必要になり設備が高額になる。
また後者においては抵抗値を広範囲に変化されることや
微小に変化させることがむずかしいという欠点がある。
微小に変化させることがむずかしいという欠点がある。
本発明の電流ミラー回路は、入力電流源に出力電極が接
続され、この出力電極と制御電極が磁路された第１のト
ランジスタと、この第１のトランジスタの出力電極と廿
１＃電極との短絡点に制御電極が接＋−ｉされた第２の
トランジスタと、第１および第２のトランジスタの各共
通電極と基準電位間にそれぞれ接続された第１および第
２の抵抗と、第１および第２の抵抗の少くとも一万に調
整用電流を供給する制＃て流源とを備えている。
続され、この出力電極と制御電極が磁路された第１のト
ランジスタと、この第１のトランジスタの出力電極と廿
１＃電極との短絡点に制御電極が接＋−ｉされた第２の
トランジスタと、第１および第２のトランジスタの各共
通電極と基準電位間にそれぞれ接続された第１および第
２の抵抗と、第１および第２の抵抗の少くとも一万に調
整用電流を供給する制＃て流源とを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すものである。
入力電流ＩＩＮはトランジスタＱ、のドレインとゲート
に従続され、更にトランジスタＱ２のゲートに接続され
ている。トランジスタＱ２のドレイ／から出力電流工０
が取シ出されている。各トランジスタＱ１とＱ２のソー
スと接地電位間には直列に同抵抗値の第１の抵抗比！及
び第２の抵抗Ｒ２が接続されている。これら第１または
第２の抵抗Ｒ１またはＲ２には制御電流源１かも調整用
電流をスイッチ２によりて選択面に供給されている０２
個の抵抗Ｒ，、ＦＬ、の抵抗値は、はぼ同じ１直であれ
ばよく、通常得られる相対精度で充分である。
に従続され、更にトランジスタＱ２のゲートに接続され
ている。トランジスタＱ２のドレイ／から出力電流工０
が取シ出されている。各トランジスタＱ１とＱ２のソー
スと接地電位間には直列に同抵抗値の第１の抵抗比！及
び第２の抵抗Ｒ２が接続されている。これら第１または
第２の抵抗Ｒ１またはＲ２には制御電流源１かも調整用
電流をスイッチ２によりて選択面に供給されている０２
個の抵抗Ｒ，、ＦＬ、の抵抗値は、はぼ同じ１直であれ
ばよく、通常得られる相対精度で充分である。
次に動作を説明する。まず、第１図の回路を７リコン基
根上に作成した結果、トランジスタＱ２の電流がトラン
ジスタＱｌの電流よシ少ない場合について考える。この
場合、トランジスタＱ２の電流を増やすためにトランジ
スタＱ２のゲート電圧を大きくすればよい。そのために
は調聚用電流を第１の抵抗Ｒ１に流し込んで節点Ａの電
位を上げ、トランジスタＱ、のゲートをバイアスする電
圧を上げる。この時、調整用電流の電流頃をＡ聚すれば
トランジスタＱ！の電流を任意に増力０させることがで
き、入／出力電流の相対比を調仝することができる。
根上に作成した結果、トランジスタＱ２の電流がトラン
ジスタＱｌの電流よシ少ない場合について考える。この
場合、トランジスタＱ２の電流を増やすためにトランジ
スタＱ２のゲート電圧を大きくすればよい。そのために
は調聚用電流を第１の抵抗Ｒ１に流し込んで節点Ａの電
位を上げ、トランジスタＱ、のゲートをバイアスする電
圧を上げる。この時、調整用電流の電流頃をＡ聚すれば
トランジスタＱ！の電流を任意に増力０させることがで
き、入／出力電流の相対比を調仝することができる。
次に、トランジスタＱ２の電流がトランジスタＱ１の電
流より多い場合について考える。この場合トランジスタ
Ｑ８のゲート・ソース間１王ＶＧＳを小さくすればよい
。そのためには調整用電流を第２の抵抗比２に流し込ん
で節点すの電位を持ち上げることによって、トランジス
タＱ！のゲート・ソース間電圧ＶＧＳを小さくし電流を
減らす。
流より多い場合について考える。この場合トランジスタ
Ｑ８のゲート・ソース間１王ＶＧＳを小さくすればよい
。そのためには調整用電流を第２の抵抗比２に流し込ん
で節点すの電位を持ち上げることによって、トランジス
タＱ！のゲート・ソース間電圧ＶＧＳを小さくし電流を
減らす。
このように調整用電流を調をしてトランジスタもの電流
を任意に減少させることによって出力電光をＡＥｋする
ことができる。
を任意に減少させることによって出力電光をＡＥｋする
ことができる。
ここで文相される制御電流源１は電流出刃形ＤＡＣで構
成すれはよく、そのＤＡＣのフルスケール電流や分解能
を変えることによって広範囲、セして微小にミラー回路
の入／出力電流の相？ｌ比を調毀できる。
成すれはよく、そのＤＡＣのフルスケール電流や分解能
を変えることによって広範囲、セして微小にミラー回路
の入／出力電流の相？ｌ比を調毀できる。
〔実施例２つ
第２図は本発明の他の実地例の回路図である。
トランジスタＱ、とＱ２および入力電流源■ＸＮからな
る構成は第１図の一実施例と同じで、トランジスタＱ１
のソースと接地電位間にのみ直列に第１の抵抗比１が挿
入されておプ、更にこの第］の抵抗Ｒ１に電流を流し込
む制御電流源１を有している。かかる実施例では、トラ
ンジスタＱ２を流れる電流はトランジスタＱ１の１［よ
りわずかに少なくなるように、トランジスタＱ１のトラ
７ジスタサイズ（Ｗ／Ｌ）をトランジスタＱ２より大き
めに設計している。
る構成は第１図の一実施例と同じで、トランジスタＱ１
のソースと接地電位間にのみ直列に第１の抵抗比１が挿
入されておプ、更にこの第］の抵抗Ｒ１に電流を流し込
む制御電流源１を有している。かかる実施例では、トラ
ンジスタＱ２を流れる電流はトランジスタＱ１の１［よ
りわずかに少なくなるように、トランジスタＱ１のトラ
７ジスタサイズ（Ｗ／Ｌ）をトランジスタＱ２より大き
めに設計している。
次に動作を説明する。第２因の回路はンリコノ基板上（
作成した結果、トランジスタＱ、の電流がトランジスタ
Ｑ８の電流より少なくなるよ５に設計されているので、
トランジスタＱ２のゲート電圧を持ち上げて電流を増加
させれぼよい。このために調整用電流を第１の抵抗Ｒ１
に流し込み、節点Ｂの電位を上げ、トランジスタＱ２の
ゲート電圧を大きくする。このようにすることによって
、ｖ４警用電流によって入／出力を流の相対比を調整す
ることができる。
作成した結果、トランジスタＱ、の電流がトランジスタ
Ｑ８の電流より少なくなるよ５に設計されているので、
トランジスタＱ２のゲート電圧を持ち上げて電流を増加
させれぼよい。このために調整用電流を第１の抵抗Ｒ１
に流し込み、節点Ｂの電位を上げ、トランジスタＱ２の
ゲート電圧を大きくする。このようにすることによって
、ｖ４警用電流によって入／出力を流の相対比を調整す
ることができる。
以上説明したように、本発明１丁、％、流ミラー回路を
構成する各トランジスタの共通電極と基準電位間に抵抗
を挿入し、その抵抗に調蟹用１！流を流すことによシ、
ミラー回路の入／出力電流の比を広範囲に、かつ精密に
調整できる０以上の説明はｈｉｏｓトランジスタを例に
取ったが、バイポーラトランジスタにおいても同様の効
果が得られるのは明らかである。
構成する各トランジスタの共通電極と基準電位間に抵抗
を挿入し、その抵抗に調蟹用１！流を流すことによシ、
ミラー回路の入／出力電流の比を広範囲に、かつ精密に
調整できる０以上の説明はｈｉｏｓトランジスタを例に
取ったが、バイポーラトランジスタにおいても同様の効
果が得られるのは明らかである。
第】図は本発明による一実施例を示す回路図、第２図は
本発明による他の実施例を示す回路図である。第３図は
従来例を示す回路図、第４図は池の従来例を示す回路図
である。 Ｑ＋−Ｑ−・・・・・・ＭＯＳトランジスタ、Ｒ１−Ｒ
２・・・・・抵抗器、Ｒ３−Ｒ４・・・・・可変抵抗器
、１・・・・・・制御を流源、２・・・・・・スイッチ
、３・・パ°出力端子０ ＼＋１ 坪 ／ＩＩ！１ ｙ ２ 図 ＶＤ７） 茅 ３１５ ＤＤ ＄４ＴＭ
本発明による他の実施例を示す回路図である。第３図は
従来例を示す回路図、第４図は池の従来例を示す回路図
である。 Ｑ＋−Ｑ−・・・・・・ＭＯＳトランジスタ、Ｒ１−Ｒ
２・・・・・抵抗器、Ｒ３−Ｒ４・・・・・可変抵抗器
、１・・・・・・制御を流源、２・・・・・・スイッチ
、３・・パ°出力端子０ ＼＋１ 坪 ／ＩＩ！１ ｙ ２ 図 ＶＤ７） 茅 ３１５ ＤＤ ＄４ＴＭ
Claims (1)
- 入力電流を共通接続された出力電極と制御電極に受ける
第１のトランジスタと、前記共通接続された出力電極と
制御電極にその制御電極が接続された第２のトランジス
タと、前記第１および第２のトランジスタの少くとも一
方の共通電極と基準電位点間に接続された抵抗と、該抵
抗の所定のものに調整用電流を供給する制御電流源とを
含み、前記第２のトランジスタの出力電極から出力電流
を得る電流ミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154377A JPS639307A (ja) | 1986-06-30 | 1986-06-30 | 電流ミラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61154377A JPS639307A (ja) | 1986-06-30 | 1986-06-30 | 電流ミラ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS639307A true JPS639307A (ja) | 1988-01-16 |
Family
ID=15582819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61154377A Pending JPS639307A (ja) | 1986-06-30 | 1986-06-30 | 電流ミラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS639307A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222470A (ja) * | 1990-01-29 | 1991-10-01 | Mitsubishi Electric Corp | 閾値電圧生成回路 |
| JP2013545363A (ja) * | 2010-10-15 | 2013-12-19 | エス．シー． ジョンソン アンド サン、インコーポレイテッド | 動き検出システムを含む特定用途向け集積回路 |
-
1986
- 1986-06-30 JP JP61154377A patent/JPS639307A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222470A (ja) * | 1990-01-29 | 1991-10-01 | Mitsubishi Electric Corp | 閾値電圧生成回路 |
| JP2013545363A (ja) * | 2010-10-15 | 2013-12-19 | エス．シー． ジョンソン アンド サン、インコーポレイテッド | 動き検出システムを含む特定用途向け集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE4315738C2 (de) | Strombegrenzungsschaltung und Konstantspannungsquelle für diese | |
| US7019585B1 (en) | Method and circuit for adjusting a reference voltage signal | |
| JP3738280B2 (ja) | 内部電源電圧生成回路 | |
| US4792748A (en) | Two-terminal temperature-compensated current source circuit | |
| EP0735452A2 (en) | Current-limit circuit | |
| US5747978A (en) | Circuit for generating a reference voltage and detecting an under voltage of a supply and corresponding method | |
| KR20100096014A (ko) | 볼티지 레귤레이터 | |
| US6885177B2 (en) | Switching regulator and slope correcting circuit | |
| JPH02117208A (ja) | 相補性ｍｏｓ技術による回路装置 | |
| US5510729A (en) | Output characteristics stabilization of CMOS devices | |
| US6388507B1 (en) | Voltage to current converter with variation-free MOS resistor | |
| CN107678486B (zh) | 一种基准电路及芯片 | |
| JP2004194124A (ja) | ヒステリシスコンパレータ回路 | |
| JP2933070B2 (ja) | チャ−ジポンプ回路 | |
| US6411159B1 (en) | Circuit for controlling current levels in differential logic circuitry | |
| JPS639307A (ja) | 電流ミラ−回路 | |
| JPH0758867B2 (ja) | バイアス回路 | |
| JPH042295A (ja) | 非対称信号生成回路 | |
| US6819164B1 (en) | Apparatus and method for a precision bi-directional trim scheme | |
| JPH06507279A (ja) | 集積ｍｏｓｆｅｔ抵抗及び発振器周波数の制御及びトリム方法とその装置 | |
| JPH04213211A (ja) | 電圧に制御される抵抗をもった回路 | |
| CN113571011B (zh) | 一种内置电阻型led显示驱动芯片的电流镜像电路 | |
| JPH10275021A (ja) | 電流調整回路 | |
| JPH0522148A (ja) | 定電流スイツチ回路及びこれを用いたデイジタル／アナログ変換回路 | |
| JP2003087058A (ja) | 高線形性低パワー電圧制御型抵抗 |