JPS6391895A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6391895A JPS6391895A JP61237723A JP23772386A JPS6391895A JP S6391895 A JPS6391895 A JP S6391895A JP 61237723 A JP61237723 A JP 61237723A JP 23772386 A JP23772386 A JP 23772386A JP S6391895 A JPS6391895 A JP S6391895A
- Authority
- JP
- Japan
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- input
- ram
- output
- gate array
- chip
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000872 buffer Substances 0.000 claims abstract description 26
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
RAM & LOGICO成のチップにおいて、R
AMの入出力ゲートをLOGiC部で構成することによ
りRAMの高速化を図る。
AMの入出力ゲートをLOGiC部で構成することによ
りRAMの高速化を図る。
本発明は半導体記4.9装置、詳しくは1つのチップに
RAM (ランダム アクセス メモリ)とLOG4C
(ゲートアレイによる論理回路)を搭載した集積回路装
置に関する。
RAM (ランダム アクセス メモリ)とLOG4C
(ゲートアレイによる論理回路)を搭載した集積回路装
置に関する。
メモリやロジックはそれぞれ独立の集積回路で構成され
るのが普通であるが、これらを混存させて、メモリデー
タを論理回路で加工して入出力する等の用に供するもの
がある。
るのが普通であるが、これらを混存させて、メモリデー
タを論理回路で加工して入出力する等の用に供するもの
がある。
メモリ (RAM)は一般に入カバソファ、デコーダド
ライバ、メモリセルアレイ、出カバソファの構成を有し
、メモリをアクセスするアドレスAi(i=o、1.2
.・・・・・・)が入カバソファでAiとAtにされ、
これらがデコーダに入って該アドレスで定まるワード線
及びビット線を選択し、これらのワード線とビ・ノド線
の交点のメモリセルの記憶データをセンスアンプで増幅
し、データバスを通して出カバソファへ導き、該出力バ
ッファより外部へ出力する。
ライバ、メモリセルアレイ、出カバソファの構成を有し
、メモリをアクセスするアドレスAi(i=o、1.2
.・・・・・・)が入カバソファでAiとAtにされ、
これらがデコーダに入って該アドレスで定まるワード線
及びビット線を選択し、これらのワード線とビ・ノド線
の交点のメモリセルの記憶データをセンスアンプで増幅
し、データバスを通して出カバソファへ導き、該出力バ
ッファより外部へ出力する。
このようなRAMをチップ上に複数個例えば4個配設し
、該チップのRAM部以外の領域はゲートアレイとした
集積回路では、一般にゲートアレイのチップ周辺はポン
ディングパッド群、中央部は内部ゲート群、これらのポ
ンディングパッド群と内部ゲート群の間は入出力(I
10)バッファ群であるので、メモリをアクセスするア
ドレスはポンディングパッドから大カバソファに入り、
それよりチップ上配線を通ってRAMの入カバソファに
入り、という経路をとり、また出力データはRAMの出
カバソファよりチップ上配線を通って上記入出カバソフ
ァ群の出カバソファへ入り、ボンディングバンドを通り
そしてパッケージの端子ピンを通して外部へ出力される
ことになる。
、該チップのRAM部以外の領域はゲートアレイとした
集積回路では、一般にゲートアレイのチップ周辺はポン
ディングパッド群、中央部は内部ゲート群、これらのポ
ンディングパッド群と内部ゲート群の間は入出力(I
10)バッファ群であるので、メモリをアクセスするア
ドレスはポンディングパッドから大カバソファに入り、
それよりチップ上配線を通ってRAMの入カバソファに
入り、という経路をとり、また出力データはRAMの出
カバソファよりチップ上配線を通って上記入出カバソフ
ァ群の出カバソファへ入り、ボンディングバンドを通り
そしてパッケージの端子ピンを通して外部へ出力される
ことになる。
しかしながらか\る経路では入出カバソファを2度通る
ことになり、信号伝播遅れが加わる等の問題がある。
ことになり、信号伝播遅れが加わる等の問題がある。
ポンディングパッド近傍の入出カバソファも、RAMの
人出カバソファも共通する所が多く、これらは一方で済
ませることができるものである。
人出カバソファも共通する所が多く、これらは一方で済
ませることができるものである。
ポンディングパッドから直接RAMの入出カバソファへ
導くようにすることも考えられるが、この場合は該ポン
ディングパッドからRA M大カバソファまでの配線の
寄生容量が入力容量となり、チップ上に複数個のRA
Mがある場合は各々への配線の寄生容量が全て入力容量
になり、かつ各々への配線の長さはそれぞれ異なるから
信号伝播遅れに差がある等の問題が生じる。
導くようにすることも考えられるが、この場合は該ポン
ディングパッドからRA M大カバソファまでの配線の
寄生容量が入力容量となり、チップ上に複数個のRA
Mがある場合は各々への配線の寄生容量が全て入力容量
になり、かつ各々への配線の長さはそれぞれ異なるから
信号伝播遅れに差がある等の問題が生じる。
本発明はか\る点を改善したRAM搭載ゲートアレイを
提供しようとするものである。
提供しようとするものである。
第1図に示すように本発明ではチップ10上に複数個本
例では4個のRAM12,14.16゜18を設け、こ
れらのRAM以外のチップ上領域はゲートアレイとする
。22は該ゲートアレイのポンディングパッド群であり
、また図示しないがチップ中央部には内部ゲート群が構
成され、ポンディングパッド部と内部ゲート群の間の環
状領域には入/出カバソファが構成される。勿論ゲート
アレイであるからこれらは未結線のものであり、ユーザ
等の要求に従って結線して所要形式のゲート及びバッフ
ァとする。
例では4個のRAM12,14.16゜18を設け、こ
れらのRAM以外のチップ上領域はゲートアレイとする
。22は該ゲートアレイのポンディングパッド群であり
、また図示しないがチップ中央部には内部ゲート群が構
成され、ポンディングパッド部と内部ゲート群の間の環
状領域には入/出カバソファが構成される。勿論ゲート
アレイであるからこれらは未結線のものであり、ユーザ
等の要求に従って結線して所要形式のゲート及びバッフ
ァとする。
本発明ではRAM12,14.16.18は入/出カバ
ソファのないRAM (裸のRAM)とする。即ちRA
Mは前述のようにまた第3図に示すように大カバソファ
32、デコーダドライバ34、メモリセル36、プリセ
ンスアンプ38、センスアンプ40、出力バッファ42
の構成を有するが、入力バッファ32および出カバソフ
ァ42を除いて第2図の如くし、これらの大力バッファ
32および出力バッファ42はポンディングパッド近傍
のゲートアレイで構成する。第1図のバッファ46がこ
れで、各RAMとは配線48を通して接続する。ゲート
アレイであるから、メモリのI10バッファに適した構
成の回路にすることはS易である。配線48は、ゲート
アレイの配線領域を通して行なう。即ちゲートアレイは
素子形成領域と配線領域とがあり、配線領域は仮想格子
線で区分されるが、配線48は該配線領域を該仮想格子
線に沿って形成する。
ソファのないRAM (裸のRAM)とする。即ちRA
Mは前述のようにまた第3図に示すように大カバソファ
32、デコーダドライバ34、メモリセル36、プリセ
ンスアンプ38、センスアンプ40、出力バッファ42
の構成を有するが、入力バッファ32および出カバソフ
ァ42を除いて第2図の如くし、これらの大力バッファ
32および出力バッファ42はポンディングパッド近傍
のゲートアレイで構成する。第1図のバッファ46がこ
れで、各RAMとは配線48を通して接続する。ゲート
アレイであるから、メモリのI10バッファに適した構
成の回路にすることはS易である。配線48は、ゲート
アレイの配線領域を通して行なう。即ちゲートアレイは
素子形成領域と配線領域とがあり、配線領域は仮想格子
線で区分されるが、配線48は該配線領域を該仮想格子
線に沿って形成する。
この半導体記憶装置では、アドレスAi (i=0.
11 2.・・・・・・)は図示していないパッケージ
の端子ビン、配線、ボンディングワイヤを通ってチップ
のボンディングバンド22に入り、更に入/出カバソフ
ァ46に入ってこ\でAiとAiにされ、配線(アドレ
スバス及びデータバス等)48を通って各RAM12,
14,16.18のデコーダドライバ34に入る。該ア
ドレスに従ってワードデコーダはワード線選択出力を生
じ、コラムデコーダはコラム選択出力を生じる。該ワー
ド線選択出力によりワードドライバはワード線を選択し
くHレベルにし)、コラム選択出力によりコラムゲート
は該当ビット線を電流源又はデータバス−1接続する。
11 2.・・・・・・)は図示していないパッケージ
の端子ビン、配線、ボンディングワイヤを通ってチップ
のボンディングバンド22に入り、更に入/出カバソフ
ァ46に入ってこ\でAiとAiにされ、配線(アドレ
スバス及びデータバス等)48を通って各RAM12,
14,16.18のデコーダドライバ34に入る。該ア
ドレスに従ってワードデコーダはワード線選択出力を生
じ、コラムデコーダはコラム選択出力を生じる。該ワー
ド線選択出力によりワードドライバはワード線を選択し
くHレベルにし)、コラム選択出力によりコラムゲート
は該当ビット線を電流源又はデータバス−1接続する。
プリセンスアンプはワード線が選択されたことによりビ
ット線に出てきたセルデータを増幅し、この増幅された
データバス上のセルデータは配線48を通って入/出力
バラツブ46に入す、該バッファ46、ポンディングパ
ッド22、・・・・・・を通して外部へ出力される。
ット線に出てきたセルデータを増幅し、この増幅された
データバス上のセルデータは配線48を通って入/出力
バラツブ46に入す、該バッファ46、ポンディングパ
ッド22、・・・・・・を通して外部へ出力される。
メモリ書込みに際しては上記のアドレスと共に書込みデ
ータがポンディングパッド22等を通してI10バッフ
ァ46へ送られ、配線48を通して各RAM12.14
.・・・・・・へ送られる。
ータがポンディングパッド22等を通してI10バッフ
ァ46へ送られ、配線48を通して各RAM12.14
.・・・・・・へ送られる。
同一チップ上に構成された複数個のRAM12゜14、
・・・・・・は同一データを記憶することもあり、また
各々別のデータを記憶することもある。RAMデータが
各々別の場合はチップセレクト信号と同様な信号を各R
AMへ導入し、各々を個々に選択する、またはアドレス
で個々を選択する等、適宜の方法をとればよい。
・・・・・・は同一データを記憶することもあり、また
各々別のデータを記憶することもある。RAMデータが
各々別の場合はチップセレクト信号と同様な信号を各R
AMへ導入し、各々を個々に選択する、またはアドレス
で個々を選択する等、適宜の方法をとればよい。
この半導体記憶装置では、入/出力バラツブが2重にな
ることはないから、構成の簡単化、集積度向上、信号遅
延の阻止、消費電力の低減を図ることができる。また入
力容量は■/○バッファ46のゲート容量で済み、配線
48の寄生容量などは入らないから、該入力容量の低減
が可能である。
ることはないから、構成の簡単化、集積度向上、信号遅
延の阻止、消費電力の低減を図ることができる。また入
力容量は■/○バッファ46のゲート容量で済み、配線
48の寄生容量などは入らないから、該入力容量の低減
が可能である。
また入/出力バラツブ46と各RAM12,14゜16
.18を結ぶ配線48の長さは互いに等しくすることが
可能で、これにより各RAM0入/出力信号遅れが同じ
になる利点が得られる。
.18を結ぶ配線48の長さは互いに等しくすることが
可能で、これにより各RAM0入/出力信号遅れが同じ
になる利点が得られる。
第4図(a)はゲートアレイで構成されるO R/NO
Rゲートで、Q1〜Q4はトランジスタ、Iiは入力、
VRは基準電圧である。2人力ならIiはIoとI1で
あり、トランジスタQ1は2個(Q+oとQll とす
る)並列に設けられる。■。
Rゲートで、Q1〜Q4はトランジスタ、Iiは入力、
VRは基準電圧である。2人力ならIiはIoとI1で
あり、トランジスタQ1は2個(Q+oとQll とす
る)並列に設けられる。■。
とI1のいずれか1つ以上がHならR10、Qll側が
オン、Q2はオフ、Q4の出力はH,Qlの出力はして
ある。Inと11のいずれもLならQIOI Qll
はオフ、Q2はオン、Q4出力はり、Q3出力はHに
なる。従ってQ4はOR出力、Q3はNOR出力を生じ
る。RAMの大力バッファは第4図(C)に示すように
アドレスAiよりAtとAtを作るものであり、これは
上記(alのOR/NORゲートと余り変るところはな
く、l1=Aiとすることにより0R−A i、N0R
=A iとすることができる。
オン、Q2はオフ、Q4の出力はH,Qlの出力はして
ある。Inと11のいずれもLならQIOI Qll
はオフ、Q2はオン、Q4出力はり、Q3出力はHに
なる。従ってQ4はOR出力、Q3はNOR出力を生じ
る。RAMの大力バッファは第4図(C)に示すように
アドレスAiよりAtとAtを作るものであり、これは
上記(alのOR/NORゲートと余り変るところはな
く、l1=Aiとすることにより0R−A i、N0R
=A iとすることができる。
アドレス信号などはランチしておくことがあり、これは
各RAM回路に速度差がある端子を、時分割使用する等
に有効である。第4図(blはゲートアレイで構成する
ラッチ回路の例を示す。Q1〜QIOはトランジスタ、
VRI、VR2は基準電圧、Iiは入力、CLKはクロ
ック、01,02は出力である。クロックCLKがLの
ときQlとQ2で構成する差動対はQlがオン、従って
差動対Q3.Q4が有効である。従って入力゛Iiの旧
りに従ってQ3.Q4は一方がオン、他方がオフになる
。こ\では04オン、Q3オフとすると、トランジスタ
Q?、QBを介してQ5のベースにはLレベルが、Q6
のベースにはHレベルが与えられている。こ\でクロッ
クCLKがHになるとQ1オフ、Q2オンで差動対Q5
.Q6が有〃Jになり、しかもQ5オン、Q5オフにな
る。即ち、差動対Q3.Q4は差動対Q5.Q6により
肩代りされたことになり、上記のH,L状態はトランジ
スタQ9.QIOを通して○+ =H,02=Lとして
出力される。クロックCLKがなくなっても(Hレベル
になっても)上記状態が続き、従って本回路はラッチ回
路として慟らく。
各RAM回路に速度差がある端子を、時分割使用する等
に有効である。第4図(blはゲートアレイで構成する
ラッチ回路の例を示す。Q1〜QIOはトランジスタ、
VRI、VR2は基準電圧、Iiは入力、CLKはクロ
ック、01,02は出力である。クロックCLKがLの
ときQlとQ2で構成する差動対はQlがオン、従って
差動対Q3.Q4が有効である。従って入力゛Iiの旧
りに従ってQ3.Q4は一方がオン、他方がオフになる
。こ\では04オン、Q3オフとすると、トランジスタ
Q?、QBを介してQ5のベースにはLレベルが、Q6
のベースにはHレベルが与えられている。こ\でクロッ
クCLKがHになるとQ1オフ、Q2オンで差動対Q5
.Q6が有〃Jになり、しかもQ5オン、Q5オフにな
る。即ち、差動対Q3.Q4は差動対Q5.Q6により
肩代りされたことになり、上記のH,L状態はトランジ
スタQ9.QIOを通して○+ =H,02=Lとして
出力される。クロックCLKがなくなっても(Hレベル
になっても)上記状態が続き、従って本回路はラッチ回
路として慟らく。
第4図(d)はゲートアレイで構成した出カバソファを
示す。Q1〜Q7はトランジスタ、11〜I4は入力、
Oは出力である。入力I3.14ではI3がH,14が
LとすればQ1オン、Q2オフとなり、差動対Q3.Q
4が有効になる。この状態で入力11がH,I2がLな
らQ3オン、Q4オフとなり、出力0はしてある。入力
■!がLならQ3オフ、Q4オンで、出力OはHである
。I3.I<が切換って13がり、14がHになると差
動対Qs。
示す。Q1〜Q7はトランジスタ、11〜I4は入力、
Oは出力である。入力I3.14ではI3がH,14が
LとすればQ1オン、Q2オフとなり、差動対Q3.Q
4が有効になる。この状態で入力11がH,I2がLな
らQ3オン、Q4オフとなり、出力0はしてある。入力
■!がLならQ3オフ、Q4オンで、出力OはHである
。I3.I<が切換って13がり、14がHになると差
動対Qs。
Q6がを効になり、出力○のH,Lは上記の逆になる(
この回路は12=II、l4=I3とすると、2人力I
I、13に対する排他オアになる)。
この回路は12=II、l4=I3とすると、2人力I
I、13に対する排他オアになる)。
第4図(c)のRA Mの出カバソファもセンスアンプ
の正、逆対の出力A、Bを受けてH,L出力を生じる。
の正、逆対の出力A、Bを受けてH,L出力を生じる。
この出力A、Bを第4図(dlのII、I2にすれば、
該(d)の回路をRAMの出カバソファとすることがで
きる。更に第4図(dlの排他オア又は−致検出機能を
有効にして、I3.I4に他のRAMの出力を用いれば
複数RAMの出力の一致/不一致を示す出力を生じるこ
とができる。また基準データを外部より入力して各RA
Mの出力の正誤、パリティエラーチェックなどを行なう
こともできる。
該(d)の回路をRAMの出カバソファとすることがで
きる。更に第4図(dlの排他オア又は−致検出機能を
有効にして、I3.I4に他のRAMの出力を用いれば
複数RAMの出力の一致/不一致を示す出力を生じるこ
とができる。また基準データを外部より入力して各RA
Mの出力の正誤、パリティエラーチェックなどを行なう
こともできる。
出力バッファはラッチにすることもあり、この場合は第
4図(e)の回路を構成すればよい。なお第4図(C1
のWL+はワード線、WL−は同ホールド線、BL、B
Lはビット線対を示す。
4図(e)の回路を構成すればよい。なお第4図(C1
のWL+はワード線、WL−は同ホールド線、BL、B
Lはビット線対を示す。
RAMの周囲のゲートアレイは、RAMに入る前の信号
(データ)の処理、RAM間の信号処理、RAMからチ
ップ外に出力する前の信号処理等に使用される。勿論、
本装置を単なるメモリとしてもよく、この場合はゲート
アレイで入/出力へソファを構成する他は、該ゲートア
レイの残部は非結線とする。
(データ)の処理、RAM間の信号処理、RAMからチ
ップ外に出力する前の信号処理等に使用される。勿論、
本装置を単なるメモリとしてもよく、この場合はゲート
アレイで入/出力へソファを構成する他は、該ゲートア
レイの残部は非結線とする。
メモリとしては図示のバイポーラ型の他、MOS型を用
いてもよく、ゲートアレイも同様である。
いてもよく、ゲートアレイも同様である。
以上説明したように本発明によれば、RA Mとゲート
アレイを一体化するRAM& LOGICにおいて、
RA Mを入/出カバソファのない裸のRAMとし、該
入/出カバソファはチップの周辺のゲートアレイを用い
て共通に構成したので、構造の簡単化、高スピード化、
低消費電力化などを図ることができる。
アレイを一体化するRAM& LOGICにおいて、
RA Mを入/出カバソファのない裸のRAMとし、該
入/出カバソファはチップの周辺のゲートアレイを用い
て共通に構成したので、構造の簡単化、高スピード化、
低消費電力化などを図ることができる。
第1図は本発明の基本形を示す説明図、第2図および第
3図はメモリ部の説明図、第4図は各部の実施例を示す
回路図である。 第1図で10はチップ、12,14,16.18はRA
M、46は入/出カバソファ、22はポンディングパッ
ド、48は配線である。
3図はメモリ部の説明図、第4図は各部の実施例を示す
回路図である。 第1図で10はチップ、12,14,16.18はRA
M、46は入/出カバソファ、22はポンディングパッ
ド、48は配線である。
Claims (1)
- 【特許請求の範囲】 チップ上に複数個のRAMを構成し、RAM部以外の
チップ上領域はゲートアレイにした半導体記憶装置にお
いて、 該RAMは入/出力バッファを除いたものとし、該RA
Mの入/出力バッファはボンディングパッド近傍の前記
ゲートアレイにより共通に構成して、該共通入/出力バ
ッファと前記裸の各RAMとをチップ上配線により接続
したことを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61237723A JPS6391895A (ja) | 1986-10-06 | 1986-10-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61237723A JPS6391895A (ja) | 1986-10-06 | 1986-10-06 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6391895A true JPS6391895A (ja) | 1988-04-22 |
Family
ID=17019536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61237723A Pending JPS6391895A (ja) | 1986-10-06 | 1986-10-06 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6391895A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990018181A (ko) * | 1997-08-26 | 1999-03-15 | 윤종용 | 복합 반도체 장치의 어드레스 선택 방법 |
US7187573B2 (en) | 2003-12-15 | 2007-03-06 | Matsushita Electric Industrial Co., Ltd. | Memory circuit and method of generating the same |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58147884A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
JPS60195796A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | 集積回路メモリ装置 |
-
1986
- 1986-10-06 JP JP61237723A patent/JPS6391895A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58147884A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | ダイナミック型半導体記憶装置 |
JPS60195796A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | 集積回路メモリ装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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KR19990018181A (ko) * | 1997-08-26 | 1999-03-15 | 윤종용 | 복합 반도체 장치의 어드레스 선택 방법 |
US7187573B2 (en) | 2003-12-15 | 2007-03-06 | Matsushita Electric Industrial Co., Ltd. | Memory circuit and method of generating the same |
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