JPS6387808A - チヤ−プ信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、合成開口レーダのチャープ変調器等、各種レ
ーダの送受信機、チャーブＺ変換を利用したＦＤＭ−Ｔ
ＤＭ通信、スペクトラムアナライザ等の周波数分析器等
の分野に広汎に用いられるチャープ信号く周波数掃引信
号）の発生回路に関するものである。

（従来の技術） 現在、チャープ信号（周波数掃引信号）は合成開口レー
ダをはじめとする各種レーダの送受信機、スペクトラム
アナライザ等の周波数分析器等の分野に利用されている
が、これらの分野に用いられるチャープ信号は極めて高
精度、高安定、かつ広帯域で良好な特性を持つことが必
要とされる。

現在、広く利用されているチャープ信号発生法としては
弾性表面波（ＳＡＷ）遅延線フィルタを用いる方法とｖ
ＣＯの発振周波数を振る方法等があるが、前者にはＳＡ
Ｗ素子の挿入損による信号の劣化、周波数特性のばらつ
き等により、また、後者にはｖＣＯの出力周波数の非線
形性等の問題により良好な特性のチャープ信号を得るの
は困難である。

そこで、この問題に対処するとともに、上述の要求を満
たすため、第５区に示すように、ディジタル方式による
チャープ信号発生法が提案され、一部実用に供されてい
る。

第５図において、１はクロック信号発生器、３はアドレ
スカウンタ、２２．２３は各々チャープ信号の実部信号
波形と虚部信号波形がディジタル形式で書き込まれたＲ
ＯＭ、１０．１１はラッチ回路、１２．１３はＤ／Ａ変
換器、１６は搬送波発生器、１７はπ／２移相器、１８
．１９はミキサ、２０は合成器である。

この従来のチャープ信号発生回路の動作は概路次の通り
である。即ち、アドレスカウンタ３によ　　“ってアク
セスされた各々１個ずつの実部ＲＯＭ　２２と虚部ＲＯ
Ｍ２３の出力ディジタル信号はＤ／Ａ変換器１２、同１
３でそれぞれベースバンド帯の実部掃引信号と虚部掃引
信号に変換される。

そして、ミキサ１８において中間周波帯の搬送波（即ち
、搬送波発生器の出力）をＤ／Ａ変換器１２の出力（実
部掃引信号）で単側帯波変調し、ミキサ１９においてπ
／２移和した搬送波をＤ／Ａ変換器１３の出力（虚部掃
引信号）で単側帯波変調し、合成器２０において両ミキ
サの出力を合成して中間周波帯のチャープ信号を得るよ
うになっている。この方式によれば高精度、高安定で良
好な特性のチャープ信号が得られる。

（発明が解決しようとする問題点） ところで、ディジタル方式でチャープ信号を発生する場
合、そのチャープ信号の帯域はナイキストのサンプリン
グ定理によって示されるようにサンプル周波数の２分の
１以下に制限される。

よって、チャープ信号の帯域を広げるにはサンプル周波
数を上げればよいことになり、各々の回路素子にはより
高速の動作が要求される。

最近のデバイス技術の進歩によりＤ／Ａ変換器に関して
はかなりの高速動作を行うものが現われてきているが、
ＲＯＭに関して言えば、現在のものより格段に高速アク
セスでかつ大容量のＲＯＭは期待できない。

つまり、上述した従来のチャ−１信号発生回路では、Ｒ
ＯＭのアクセスタイムや記憶容量が障害となり、発生さ
せ得るチャープ信号の帯域は数十Ｍ　ｉｔ　ｚが限界で
ある。従って、その用途が制限され、汎用性に欠けると
いう間組点がある。

本発明は、このような問題点に着目してなされたもので
、その目的は、高精度かつ広帯域のチャープ信号の発生
を可能にするチャープ信号発生回路を提供することにあ
る。

（問題点を解決するための手段） 前記目的を達成するために、本発明のチャープ信号発生
回路は次のような構成を有する。

即ち、本発明のチャープ信号発生回路は、所定サンプル
周波数のクロック信号を発生するクロック信号発生器と
；　前記クロック信号をＮ分周する１　／　Ｎカウンタ
と；　周波数掃引信号（チャープ信号）の実部信号波形
と虚部信号波形について、予め各々１サンプル時間ずつ
時間をずらしてＮすンプル周期毎にサンプルしたＮ種の
実部部分系列とＮ種の虚部部分系列のそれぞれを対応付
けて記憶する記憶装置と；　前記１／Ｎカウンタで分周
されたクロック信号を計数することで前記記憶装置をア
クセスし、前記Ｎ種の実部部分系列とＮ種の虚部部分系
列の各々を並列的に出力させるアドレスカウンタと；　
前記記憶装置が並列的に出力する前記Ｎ種の実部部分系
列とＮ種の虚部部分系列のそれぞれの信号をその部分系
列における順序に従って１サンプルずつ遅延させる実部
遅延回路群および虚部遅延回路群と；　前記実部遅延回
路群の各出力を加算する実部加算器および前記虚部遅延
回路群の各出力を加算する虚部加算器と；前記実部加算
器の出力をアナログ化する実部Ｄ／Ａ変換器および前記
虚部加算器の出力をアナログ１ヒする虚部Ｄ／Ａ変換器
と；　前記実部Ｄ／Ａ変換器および前記虚部Ｄ／Ａ変換
器のそれぞれの出力信号から所要帯域外信号を除去する
実部低域ろ波器および虚部低域ろ波器と；　一定の変化
率（チャーブ率）で掃引されることとなる所定周波数の
搬送波を発生する搬送波発生器と；　前記１殻送波の周
波数をπ／２移相させるπ／２移相器と；　前記搬送波
発生器の搬送波出力を前記実部低域ろ波器の出力で変調
する実部ミキサと；　前記移相器の出力を前記虚部低域
ろ波器の出力で変調する虚部ミキサと；　前記実部ミキ
サと虚部ミキサの各出力を合成し単側帯波変調信号を形
成する合成器と；　前記合成器の出力信号に含まれる高
調波の変調成分を除去し、所要のチャープ信号を出力す
る帯域ろ波器と；　を備えたことを特徴とするチャーブ
信号発生回路である。

（作　用） 次に、前記のように構成される本発明のチャープ信号発
生回路の作用を説明する。

クロック信号発生器は、所定サンプル周波数のクロック
信号を発生する。１／Ｎカウンタは、前　　。

記クロック信号をＮ分周し、それをアドレスカウンタへ
出力する。一方、アドレスカウンタによってアクセスさ
れる記憶装置には、周波数掃引信号（チャープ信号）の
実部信号波形と虚部信号波形について、予め各々１サン
プル時間ずつ時間をずらしてＮサンプル周期毎にサンプ
ルしたＮ種の実部部分系列とＮ種の虚部部分系列のそれ
ぞれを対応付けて記憶させである。この記憶装置はアク
セスタイムの観点からＲＯＭが使用される。

また、記憶装置は記憶容量の観点から独立した２Ｎ個の
ＲＯＭを用いても良いし、１個または２Ｎ個よりも少な
い所要数のＲＯＭにおいて記憶領域を割り当てるように
しても良い。

アドレスカウンタは、前記１／Ｎカウンタで分周された
クロック信号を計数することで前記記憶装置をアクセス
し、前記Ｎ種の実部部分系列とＮ種の虚部部分系列の各
々を並列的に実部遅延回路群と虚部遅延回路群へ出力さ
せる。

実部遅延回路群および虚部遅延回路群は、前記記憶装置
が並列的に出力する前記Ｎ種の実部部分系列とＮ種の虚
部部分系列のそれぞれの信号をその部分系列における順
序に従って１サンプルずつ遅延させる。実部加算器およ
び虚部加算器は、対応する前記実部遅延回路群および前
記虚部遅延回路群の各出力を加算する。実部Ｄ／Ａ変換
器および虚部Ｄ／Ａ変換器は、対応する前記実部加算器
および前記虚部加算部の出力をアナログ化する。

実部低域ろ波器および虚部低域ろ波器は、前記実部Ｄ／
Ａ変換器および前記虚部Ｄ／Ａ変換器のそれぞれの出力
信号から所要帯域外信号を除去する。また、搬送波発生
器は、一定の変化率（チャーブ率）で掃引されることと
なる所定周波数の搬送波を発生する。π／２移相器は、
前記搬送波の周波数をπ／２移相させる。

実部ミキサは、前記搬送波発生器の搬送波出力を前記実
部低域ろ波器の出力で変調する。

一方、虚部ミキサは、前記移相器の出力を前記虚部低域
ろ波器の出力で変調する。

そして、合成器は、前記実部ミキサと虚部ミキサの各出
力を合成し、単側帯波変調信号を形成する。最後に、帯
域ろ波器は、前記合成器の出力信号に含まれる高調波の
変調成分を除去し、所要のチャープ信号を出力する。

以上のように、本発明のチャーブ信号発生回路によれば
、周波数掃引信号の実部信号波形と虚部信号波形をそれ
ぞれＮ分割したので、記憶装置の動作速度をＮ分の１に
できる。従って、サンプル周波数をＮ倍に上げることが
可能であり、結果としてチャーブ信号の帯域をＮ倍に広
げることができる。また、高いチャープ率のチャープ信
号発生が可能となるなどの効果がある。

（実　施　例） 以下、本発明の実施例を図面を参照して説明する。第１
図は、本発明の一実施例に係るチャーブ信号発生回路を
示す、第１図において、１はサンプル周波数のクロック
信号を発生するクロック信号発生器、２は高速のＮ分周
カウンタ（即ち、１／Ｎカウンタ）、３はアドレスカウ
ンタ、４．５は周波数掃引信号の実部信号波形と虚部信
号波形が予め書き込まれた各々Ｎ個のＲＯＭ　（＃　１
〜＃Ｎ）からなるＲＯＭ群、６．７は遅延回路群、８゜
９は加算器、１０．１１はラッチ回路、１２．１３はＤ
／Ａ変換器、１４．１５は低域ろ波器、１６は中間周波
の搬送波発生器、１７はπ／２移相器、１８．１９は単
側波帯変調用のミキサ、２０は合成器、２１は帯域ろ波
器である。

このような構成において、クロック信号発生器１は、所
定サンプル周波数のクロック信号を発生し、それを１／
Ｎカウンタ２とラッチ回路１０、同１１へ与える。

１／Ｎカウンタ２は、クロック信号をＮ分周し、それを
アドレスカウンタ３へ与える。

アドレスカウンタ３は、ｉ／Ｎカウンタ２で分周された
クロック信号を計数することでＲＯＭ群４のＮ個の実部
ＲＯＭ（＃１〜＃Ｎ）とＲＯＭ群５のＮ個の虚部ＲＯＭ
（＃１〜＃Ｎ）を時分割的にアクセスし、ＲＯＭ群４と
同５の各ＲＯＭにその内容を並列的に出力させる。

ココテ、ＲＯＭ群４のＮ個の実部ＲＯＭ（＃１〜＃Ｎ）
には、周波数掃引信号（チャーブ信号）の実部信号波形
を１サンプル時間ずつ時間をずらしてＮサンプル周期毎
にサンプルしたＮ種の波形データ（実部部分系列）を予
め対応付けて格納しである。即ち、Ｎ種の波形データは
そのサンプル時間の順序に従って実部ＲＯＭ＃１．実部
ＲＯＭ＃２、・・・、実部ＲＯＭ＃Ｎに順番に記憶しで
ある。

また、チャーブ信号の虚部信号波形についても同様４：
ｍ　ＲＯＭ群’１７）Ｎ個の虚部ＲＯＭ（＃１〜＃Ｎ）
に予め格納しである。

遅延回路群６および同７は、ＲＯＭ群４と同５の各ＲＯ
Ｍが並列的に出力する波形データを、そのサンプル顕序
に従って１サンプル時間ずつ遅延させる。

加算器８は、遅延回路群６の出力を加算してディジタル
実部信号を形成し、それをラッチ回路１０へ送出する。

また、加算器９は、遅延回路群７の出力を加算してディ
ジタル虚部信号を形成し、それをラッチ回路１１へ送出
する。

ラッチ回路１０はクロック信号に従ってディジタル実部
信号をラッチングし、それをＤ／Ａ変換器１２へ送出す
るから、ディジタル実部信号はＤ／Ａ変換器１２でベー
スバンドのアナログ実部信号に変換される。このアナロ
グ実部信号は低域ろ波器１４で所要帯域外信号の除去処
理を受けた後にミキサ１８へ入力する。第３図に低域ろ
波器１４の出力（ベースバンドの実部信号）の波形を示
す。

ラッチ回路１１はクロック信号に従ってディジタル虚部
信号をラッチングし、それをＤ／Ａ変換器１３へ送出す
るから、ディジタル実部信号はＤ／Ａ変換器１３でアナ
ログ実部信号に変換される。

このアナログ実部信号は低域ろ波器１５で所要帯域外信
号の除去処理を受けた後にミキサ１９へ入力する。第４
図に低域ろ波器の出力（ベースバンドの虚部信号）の波
形を示す。

ミキサ１８は、搬送波発生器１６から直接的に入力する
中間周波帯の搬送波を低域ろ波器１４の出力、即ちアナ
ログ実部信号で変調し、それを合成器２０の一方の入力
へ与える。また、ミキサ１９は、π／２移相器１７から
入力するπ／２移相された前記搬送波を低域ろ波器１５
の出力、即ちアナログ虚部信号で変調し、それを合成器
２０の他方の入力へ与える。

合成器２０は、ミキサ１８と同１９の各出力を合成し、
単側帯波変調信号を形成し、それを帯域ろ波器２１へ送
出する。

帯域ろ波器２１は、合成器２ｏの出力信号に含まれる搬
送波の高調波の変調成分を除去し、所要のチャーブ信号
を出力する。

次に、第２図は本発明の他の実施例を示す。

この第２実施例では、第３図および第４図から明らかな
ように、ベースバンド帯の掃引信号の波形が左右対称で
あることに着目して、記憶装置の容量低減を図ったもの
である。即ち、この第２実施例に係るチャーブ信号発生
回路は、アドレスカウンタ３に代えてアップダウンアド
レスカウンタ２４を設けるとともに、デコーダ２５と、
セレクタ群３０、同３１を付加したものである。

デコーダ２５はアップダウンアドレスカウンタ２４の出
力をデコードし、アップカウントとダウンカウントを切
り換えるものである。

ＲＯＭ群２６、同２７には各々、周波数掃引信号の実部
信号波ぎと虚部信号波形の片側半分の波形データが第１
実施例と同様方式の部分系列に分けられて書き込まれて
いる。遅延回路群２８、同２９には各々アップカウント
時とダウンカウント時の遅延回路群が用意され、セレク
タ群３０、同３１によっていずれか一方の出力を選択す
るようになっている。

（発明の効果） 以上詳述したように、本発明のチャーブ信号発生回路に
よれば、以下の効果が期待できる。

（１）周波数掃引信号の実部信号波形と虚部信号波形を
Ｎ分割することによって記憶装置の動作速度をＮ分の１
にでき、従ってサンプル周波数をＮ倍まで上げることが
可能であり、結果としてチャーブ信号の帯域をＮ倍に広
げることができる。また、高いチャープ率のチャーブ信
号発生が可能となる。

（２）サンプル周波数を帯域の２倍以上に設定す　′る
ことにより高精度のチャーブ信号発生が可能となる。

（３）Ｎ分割した実部信号波形と虚部信号波形の２Ｎ種
の波形データを上位ビットと下位ビットに分けて記憶装
置に書き込むことにより、精度を上げ量子化雑音を低減
させることも可能である。

（４）安定なりロック信号発生器、搬送波発生器を用い
ることにより正確なチャーブ信号発生が可能となる。

（５）ディジタル方式によるチャープ信号発生回路なの
で、設計上柔軟性に富み低消費電力でシステムの小型化
が可能である。

本発明によるチャープ信号発生回路は上記のような特徴
を有し、合成開口レーダのチャープ変調器等、各種レー
ダの送受信機、チャーブＺ変換を利用したＦ　Ｄ　Ｍ　
−Ｔ　Ｄ　Ｍ通信、周波数分析器、さらにスペクトラム
アナライザ、スィーパ等の計測器などの分野に広汎な応
用が可能となり、汎用性に富むチャープ信号発生回路を
提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るチャーブ信号発生回路
のブロック図、第２図は本発明の他の実施例に係るチャ
ーブ信号発生回路のブロック図、第３図と第４図は各々
、ベースバンド実部信号波形とベースバンド虚部信号波
形の各波形図、第５図は従来のチャープ信号発生回路の
ブロック図である。 １・・・・・・クロック信号発生器、　２・・・・・・
１．／Ｎカウンタ、　３・・・・・・アドレスカウンタ
、４．５・・・・・・ＲＯＭ群、　６．７・・・・・・
遅延回路群、８．９・・・・・・加算器、１０．１１・
・・・・・ラッチ回路、１２．１３・・・・・・Ｄ／Ａ
変換器、　１４．１５・・・・・・低域ろ波器、　１６
・・・・・・搬送波発生器、１７・・・・・・π／２移
相器、　　１８．１９・・・・・・ミキサ、２０・・・
・・・合成器、　２１・・・・・・帯域ろ波器、２４・
・・・・・アップダウンアドレスカウンタ、２５・・・
・・・デコーダ、　２６．２７・・・・・・ＲＯＭ群、
２８．２９・・・・・・遅延回路群、　３０．３１・・
・・・・セレクタ群。

Claims (1)

【特許請求の範囲】
1. 所定サンプル周波数のクロック信号を発生するクロック
   信号発生器と；前記クロック信号をＮ分周する１／Ｎカ
   ウンタと；周波数掃引信号（チャープ信号）の実部信号
   波形と虚部信号波形について、予め各々１サンプル時間
   ずつ時間をずらしてＮサンプル周期毎にサンプルしたＮ
   種の実部部分系列とＮ種の虚部部分系列のそれぞれを対
   応付けて記憶する記憶装置と；前記１／Ｎカウンタで分
   周されたクロック信号を計数することで前記記憶装置を
   アクセスし、前記Ｎ種の実部部分系列とＮ種の虚部部分
   系列の各々を並列的に出力させるアドレスカウンタと；
   前記記憶装置が並列的に出力する前記Ｎ種の実部部分系
   列とＮ種の虚部部分系列のそれぞれの信号をその部分系
   列における順序に従って１サンプル時間ずつ遅延させる
   実部遅延回路群および虚部遅延回路群と；前記実部遅延
   回路群の各出力を加算する実部加算器および前記虚部遅
   延回路群の各出力を加算する虚部加算器と；前記実部加
   算器の出力をアナログ化する実部Ｄ／Ａ変換器および前
   記虚部加算器の出力をアナログ化する虚部Ｄ／Ａ変換器
   と；前記実部Ｄ／Ａ変換器および前記虚部Ｄ／Ａ変換器
   のそれぞれの出力信号から所要帯域外信号を除去する実
   部低域ろ波器および虚部低域ろ波器と；一定の変化率（
   チャープ率）で掃引されることとなる所定周波数の搬送
   波を発生する搬送波発生器と；前記搬送波の周波数をπ
   ／２移相させるπ／２移相器と；前記搬送波発生器の搬
   送波出力を前記実部低域ろ波器の出力で変調する実部ミ
   キサと；前記移相器の出力を前記虚部低域ろ波器の出力
   で変調する虚部ミキサと；前記実部ミキサと虚部ミキサ
   の各出力を合成し単側帯波変調信号を形成する合成器と
   ；前記合成器の出力信号に含まれる高調波の変調成分を
   除去し、所要のチャープ信号を出力する帯域ろ波器と；
   を備えたことを特徴とするチャープ信号発生回路。