JP2008306007A - インダクタ、配線基板、および半導体装置 - Google Patents

Abstract

【課題】 高周波帯域においても寄生抵抗が低く、入出力端子からインダクタを見たときの特性が対称的であり、小型なオンチップ型のインダクタを提供する。
【解決手段】 絶縁層を介した複数の層に亘って入力端子ＩＮ１、ＩＮ２から出力端子ＯＵＴ１、ＯＵＴ２まで螺旋状にそれぞれ延びた偶数個のインダクタ素子Ｌ１、Ｌ２を有している。インダクタ素子Ｌ１、Ｌ２は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たＱ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されている。
【選択図】 図５

Description

本発明は、能動部品と受動部品とを有するチップ型の半導体装置において受動部品の１つとして用いられるオンチップ型のインダクタと、そのようなインダクタを有するチップ型の半導体装置とに関する。

近年、無線ＬＡＮ、Bluetooth（商標または登録商標）、地上デジタルテレビ放送など種々の高速なデジタル無線方式が実用化されている。その無線回路は、チップ型の半導体装置によって構成されることが多い。この種の半導体装置は、受動部品として、オンチップ型のインダクタを有している。このインダクタは、半導体基板に形成された渦巻き状のインダクタ素子を有している。オンチップ型のインダクタのインダクタンスは大きくとも数ｎＨであるものの、ＧＨｚ帯域で動作する無線回路に対しては実用的なインダクタンスである。

この種のインダクタにおいて、数ｎＨのインダクタンスを実現するためには、数ｍｍの配線長が必要である。しかし、この長さは、半導体基板に形成される他の配線に比べて長い。このため、大きな寄生抵抗が発生し、回路性能が低下する。また、インダクタの性能指標としてのＱ値は、寄生抵抗によって低下する。このため、この点からも寄生抵抗は小さいことが望ましい。

この種のインダクタの１つである平面型インダクタは、図１（ａ）および（ｂ）に示されるように、１層のインダクタ素子を有している。そして、図１（ａ）に示されるように、インダクタ素子Ｌが渦巻状を呈することによって、数ｍｍの配線長を実現している。図１（ｂ）を参照すると、このインダクタ素子Ｌは、インダクタ素子の直列寄生抵抗を低減するために、厚さに比べて幅が広い断面構造を持っている。ただし、数ｍｍの長さのインダクタは、寄生抵抗は十分低いとはいえない。例えば、半導体基板上に形成可能な一般的な配線材料で形成された場合に、このようなインダクタは、数Ω〜数１０Ωの抵抗値を持つ。尚、図１（ｂ）において、符号ＩＳは、絶縁層を示している。

寄生抵抗を低減する策として、非特許文献１には、多層直列接続方式のインダクタが開示されている。このインダクタは複数層のインダクタ素子を有し、これらインダクタ素子が並列接続されている。図２を参照すると、多層直列接続方式のインダクタにおいて、インダクタ素子片Ｌ１１、Ｌ１２、およびＬ１３は、相互に、相似した形状を呈し、図２には表れていないが、中心点に関してずれの無い向きに、絶縁層ＩＳを介した三層に亘って配置されている。また、インダクタ素子片Ｌ１１、Ｌ１２、およびＬ１３は、ビアＰ１、Ｐ２を介して相互に並列接続されている。したがって、共通の入力端子ＩＮから入った信号は、並列接続されたインダクタ素子片Ｌ１１、Ｌ１２、およびＬ１３を通って、共通の出力端子ＯＵＴから出力される。多層直列接続方式のインダクタは、複数のインダクタ素子が並列接続されているため、１つの配線層によってインダクタを形成するよりも抵抗値が低減される。

一方、特許文献１には、多層直列接続方式のインダクタが提案されている。このインダクタは複数層のインダクタ素子を有し、これらインダクタ素子が直列接続されている。図３を参照すると、多層直列接続方式のインダクタにおいて、インダクタ素子片Ｌ１１、Ｌ１２、およびＬ１３は、相互に、相似した形状を呈し、中心点Ｘに関してずれの無い向きに、絶縁層ＩＳを介した三層に亘って配置されている。即ち、インダクタ素子片Ｌ１１は、実線で表された層を一周回している。インダクタ素子片Ｌ１２は、粗い破線で表された中層を一周回している。インダクタ素子片Ｌ１３は、密な破線で表された下層を一周回している。また、インダクタ素子片Ｌ１１、Ｌ１２、およびＬ１３は、ビアＡ、Ｂを介して相互に直列接続されている。したがって、インダクタ素子片Ｌ１１の一端に形成された端子ＩＮから入った信号は、直列接続されたインダクタ素子片Ｌ１１、Ｌ１２、およびＬ１３を通って、インダクタ素子片Ｌ１３の一端に形成された端子ＯＵＴから出力される。多層直列接続方式のインダクタは、配線層の実効的な膜厚が小さいため、表皮効果の影響が小さい。さらに、各インダクタ素子片は直列接続のため、それぞれに流れる電流値が等しい。よって、多層直列接続方式のインダクタに比べて表皮効果による直列抵抗の増大が小さいという特徴がある。

また、配線材料に銅（Ｃｕ）を用いる場合には製造工程の都合上、広い配線幅にすることが困難であるという実情にある。図４（ａ）および（ｂ）は、このような配線幅の制限を回避し得るインダクタの構造例を示す。図４（ａ）および（ｂ）を参照すると、インダクタ素子Ｌ’は、図１（ａ）および（ｂ）に示されインダクタ素子Ｌと同様に、絶縁層ＩＳ上を二周回している。ただし、インダクタ素子Ｌ’の配線幅は、図１（ａ）および（ｂ）に示されインダクタ素子Ｌよりも広い。これは、インダクタ素子Ｌ’が、単純な平板ではなく、巻回方向に添って断続的に略１／４周延びた複数のスリットＳを持っているからである。このようにインダクタ素子にスリットを設けることにより、配線材料が銅の場合であっても、通常可能な配線幅よりも広い配線幅を実現できる。

特開２００１−３５１９８０号公報 IEEE Electron Devices, Vol.51, No.3, Mar. 2004, pp460-466 IEEE Electron Device Letters, Vol.25, No.11, Nov. 2004, pp722-724

しかし、多層直列接続方式のインダクタにおいては、このインダクタをＧＨｚ帯域で使用する場合に、表皮効果の影響によって直列抵抗の上昇が起こる。表皮深さは、インダクタを１ＧＨｚで使用するときに数μｍであるため、半導体基板上の配線の幅や厚さと同程度となり、影響が無視できない。特に、図２（ａ）および（ｂ）に示されたような接続構造においては配線の実効的な膜厚が増加しているものとみなせるため、表皮効果の影響が大きい。このように、低周波帯域では直列抵抗が低くとも、ＧＨｚ帯域では低周波帯域ほどの直列抵抗低減効果が発揮できないことは、例えば非特許文献２において報告されている。

また、多層直列接続方式のインダクタにおいては、インダクタの両端の端子が設けられるインダクタ素子片（配線層）が異なるため、両端子からインダクタを見たときの特性が非対称となるという問題がある。

また、配線材料に銅（Ｃｕ）を用いる場合に、通常の配線幅よりも広い配線幅を実現するためにスリットを設けた構造においては、スリット分の占有面積が余分に必要である。これは、オンチップ型のインダクタや、そのようなインダクタを有するチップ型の半導体装置の小型化を阻害する。

それ故、本発明の課題は、高周波帯域においても寄生抵抗が低く、入出力端子からインダクタを見たときの特性が対称的であり、小型なオンチップ型のインダクタを提供することである。

本発明によれば、チップ型の半導体装置に用いられるオンチップ型のインダクタであって、絶縁層を介した複数の層に亘って入力端子から出力端子まで螺旋状にそれぞれ延びた偶数個のインダクタ素子を有し、前記偶数個のインダクタ素子は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たＱ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されていることを特徴とするインダクタが得られる。

本発明によればまた、前記偶数個のインダクタ素子は、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向に相互に略ずれなく配置されており、前記偶数個のインダクタ素子のうちの半数のインダクタ素子は、その前記入力端子が前記複数の層のうちの最上層にあると共に、前記出力端子が最下層にあり、前記偶数個のインダクタ素子のうちの残り半数のインダクタ素子は、その前記入力端子が前記複数の層のうちの前記最下層にあると共に、前記出力端子が前記最上層にあり、前記偶数個のインダクタ素子それぞれの前記入力端子が相互に接続されていると共に、前記出力端子が相互に接続されているインダクタが得られる。

前記偶数のインダクタ素子はそれぞれ、前記入力端子から前記出力端子まで順次直列に接続された複数のインダクタ素子片によって構成されており、前記複数のインダクタ素子片は、前記複数の層においてそれぞれ１周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いにビアを介して接続されていてもよい。

前記複数の層のうちの第１の層よりも下層である第２の層にあるインダクタ素子片に対し、平面視において合同の形状であると共に、共通の中心点に関する回転方向にずれなく配置された追加インダクタ素子片を、該第２の層よりも下層である第３の層に有し、前記追加インダクタ素子片は、ビアを介して前記第２の層にある前記インダクタ素子片に並列に接続されていてもよい。

前記複数の層のうちの第１の層よりも下層である第２の層にあるインダクタ素子片は、該第１の層にあるインダクタ素子片よりも幅が広くてもよい。

前記偶数のインダクタ素子のうちの外周にあるインダクタ素子は、その少なくとも一部において、内周にあるインダクタ素子よりも幅が広くてもよい。

また、本発明によれば、絶縁層を介して積層された複数の配線層と、前記インダクタとを有し、前記インダクタ素子は、該複数の配線層のいずれか２層以上を用いて構成されることを特徴とする配線基板が得られる。

さらに、本発明によれば、配線基板と、該配線基板に搭載された能動部品と、該配線基板に搭載された受動部品としての前記インダクタとを有することを特徴とするチップ型の半導体装置が得られる。

また、本発明によれば、前記インダクタと、該インダクタに対して並列または直列に接続された容量値が固定または可変のキャパシタとを有する発振回路が得られる。

本発明によればまた、チップ型の半導体装置に用いられるオンチップ型のインダクタであって、絶縁層を介した複数の層に亘って入力端子から出力端子まで螺旋状にそれぞれ延びた偶数個のインダクタ素子を有し、前記偶数個のインダクタ素子は、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向に相互に略ずれなく配置されており、前記偶数個のインダクタ素子のうちの半数のインダクタ素子は、その前記入力端子が前記複数の層のうちの最上層にあると共に、前記出力端子が最下層にあり、前記偶数個のインダクタ素子のうちの残り半数のインダクタ素子は、その前記入力端子が前記複数の層のうちの前記最下層にあると共に、前記出力端子が前記最上層にあり、前記偶数個のインダクタ素子それぞれの前記入力端子が相互に接続されていると共に、前記出力端子が相互に接続されていることを特徴とするインダクタが得られる。

本発明によるインダクタは、高周波帯域においても寄生抵抗が低く、入出力端子からインダクタを見たときのインダクタ特性が対称的であり、小型である。

本発明によるインダクタにおいては、絶縁層を介した複数の層に亘って入力端子から出力端子まで螺旋状にそれぞれ延びた偶数個のインダクタ素子を有している。偶数個のインダクタ素子は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たＱ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されている。

より具体的には、本発明によるインダクタにおいて、偶数個のインダクタ素子は、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向に相互に略ずれなく配置されている。偶数個のインダクタ素子のうちの半数のインダクタ素子は、その入力端子が複数の層のうちの最上層にあると共に、出力端子が最下層にある。偶数個のインダクタ素子のうちの残り半数のインダクタ素子は、その入力端子が複数の層のうちの最下層にあると共に、出力端子が最上層にある。偶数個のインダクタ素子それぞれの入力端子が相互に接続されていると共に、出力端子が相互に接続されている。

これにより、多層直列接続と同様の高インダクタンスと低直列抵抗を実現しつつ、Ｑ値を含むインダクタ特性の対称性が向上される。さらに、本発明の配線幅の上限をＣｕ配線特有の配線幅の制限に合わせることで、占有面積の増大を無くすことができる。

以下、図面を参照して、本発明の実施例を説明する。

図５（ａ）を参照すると、本発明の実施例１によるインダクタは、チップ型の半導体装置に用いられるオンチップ型のインダクタである。本インダクタは、２個のインダクタ素子Ｌ１およびＬ２を有している。インダクタ素子Ｌ１は、絶縁層を介した三層に亘って入力端子ＩＮ１から出力端子ＯＵＴ１まで螺旋状に延びている。インダクタ素子Ｌ２も、絶縁層を介した三層に亘って入力端子ＩＮ２から出力端子ＯＵＴ２まで螺旋状に延びている。

尚、本実施例においてはインダクタ素子が三層に亘っているが、本発明においてインダクタンス素子は複数層に亘っていればよく、二層もしくは四層以上に亘って延びていてもよい。

インダクタ素子Ｌ１およびＬ２は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たＱ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されている。

より具体的には、インダクタ素子Ｌ１とインダクタ素子Ｌ２は、平面視において相互に略合同の形状であると共に、共通の中心点Ｘに関する回転方向に相互に略ずれなく配置されている。インダクタ素子Ｌ１は、その入力端子ＩＮ１が三層のうちの最上層にあると共に、出力端子ＯＵＴ１が最下層にある。一方、インダクタ素子Ｌ２は、その入力端子ＩＮ２が複数の層のうちの最下層にあると共に、出力端子ＯＵＴ２が最上層にある。

図５（ａ）には示されていないが、インダクタ素子Ｌ１の入力端子ＩＮ１とインダクタ素子Ｌ２の入力端子ＩＮ２とは、図５（ｂ）に示されるように互いに接続されている。また、インダクタ素子Ｌ１の出力端子ＯＵＴ１とインダクタ素子Ｌ２の出力端子ＯＵＴ２とも、図５（ｂ）に示されるように互いに接続されている。したがって、インダクタ素子Ｌ１およびＬ２は、並列接続された形となる。

インダクタ素子Ｌ１は、入力端子ＩＮ１から出力端子ＯＵＴ１まで順次直列に接続されたインダクタ素子片Ｌ１１、Ｌ１２、およびＬ１３によって構成されている。インダクタ素子片Ｌ１１、Ｌ１２、およびＬ１３は、三層においてそれぞれ１周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いにビアＡ１、Ｂ１を介して接続されている。また、インダクタ素子Ｌ２は、入力端子ＩＮ２から出力端子ＯＵＴ２まで順次直列に接続されたインダクタ素子片Ｌ２１、Ｌ２２、およびＬ２３によって構成されている。インダクタ素子片Ｌ２１、Ｌ２２、およびＬ１３は、三層においてそれぞれ１周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いにビアＡ２、Ｂ２を介して接続されている。

即ち、インダクタ素子片Ｌ１１は、端子ＩＮ１から実線で表された上層の外周を一周回している。インダクタ素子片Ｌ１２は、インダクタ素子片Ｌ１１にビアＡ１を介して接続され、粗い破線で表された中層の外周を一周回している。インダクタ素子片Ｌ１３は、インダクタ素子片Ｌ１２にビアＢ１を介して接続され、端子ＯＵＴ１まで密な破線で示された下層の外周を一周回している。したがって、端子ＩＮ１から入った信号は、インダクタ素子片Ｌ１１、Ｌ１２、およびＬ１３を通って、端子ＯＵＴ１から出力される。一方、インダクタ素子片Ｌ２１は、端子ＩＮ１に対して共通の中心点Ｘに関してずれのない端子ＩＮ２から密な破線で表された下層の内周を一周回している。インダクタ素子片Ｌ２２は、インダクタ素子片Ｌ１１にビアＡ２を介して接続され、粗い破線で表された中層の外周を一周回している。インダクタ素子片Ｌ１３は、インダクタ素子片Ｌ２２にビアＢ２を介して接続され、端子ＯＵＴ２まで実線で示された上層の外周を一周回している。したがって、端子ＩＮ２から入った信号は、インダクタ素子片Ｌ２１、Ｌ２２、およびＬ２３を通って、端子ＯＵＴ２から出力される。

尚、図５（ａ）において、外周のインダクタ素子Ｌ１と内周のインダクタ素子Ｌ２との間には比較的広い間隔が空いているが、これは、図５（ａ）が概念図であるからである。実際には、最低限の間隔のみが外周のインダクタ素子Ｌ１と内周のインダクタ素子Ｌ２との間に空いている。

また、本発明において、平面視において略合同とは、本実施例のごとく、最低限の間隔を空けた外周のインダクタ素子Ｌ１と内周のインダクタＬ２のような関係をも含むものとする。

さて、インダクタ素子Ｌ１を通る信号と、インダクタ素子Ｌ２を通る信号とは、互いに向きが同じである。よって、インダクタ素子Ｌ１が発生する磁界とインダクタ素子Ｌ２が発生する磁界とは同相であり、両磁界は互いに強め合うことになる。したがって、合計のインダクタンスは、インダクタ素子Ｌ１およびインダクタ素子Ｌ２の自己インダクタンスが両方ともＬ０、かつ、両者の相互インダクタンスがＭとすると、（Ｌ０＋Ｍ）／２となる。そして、インダクタ素子Ｌ１およびインダクタ素子Ｌ２は、対称的な形状であるため、両者のインダクタンスは互いに等しい。よって、本発明のごとくインダクタ素子Ｌ１およびインダクタ素子Ｌ２が近接して配置されると、相互インダクタンスＭは、ほぼＬ０に等しい。この結果、本実施例によるインダクタのインダクタンスは、１本のインダクタ素子の自己インダクタンスＬ０にほぼ等しい。

本発明の実施例２によるインダクタは、追加インダクタ素子片を有している点に特徴がある。

図６を参照すると、本発明の実施例２によるオンチップ型のインダクタは、２個のインダクタ素子Ｌ１およびＬ２を有している。インダクタ素子Ｌ１は、絶縁層ＩＳを介した二層に亘って図示しない入力端子から出力端子まで螺旋状に延びている。インダクタ素子Ｌ２も、絶縁層ＩＳを介した二層に亘って図示しない入力端子から出力端子まで螺旋状に延びている。インダクタ素子Ｌ１およびＬ２は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たＱ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されている。

より具体的には、インダクタ素子Ｌ１とインダクタ素子Ｌ２は、図６には表れていないが平面視において相互に略合同の形状であると共に、共通の中心点（図示せず）に関する回転方向に相互に略ずれなく配置されている。インダクタ素子Ｌ１は、その入力端子が二層のうちの最上層にあると共に、出力端子が最下層（本例では、中層）にある。一方、インダクタ素子Ｌ２は、その入力端子が複数の層のうちの最下層にあると共に、出力端子が最上層にある。さらに、図６には示されていないが、インダクタ素子Ｌ１の入力端子とインダクタ素子Ｌ２の入力端子とは、相互に接続されている。また、インダクタ素子Ｌ１の出力端子とインダクタ素子Ｌ２の出力端子とも、相互に接続されている。したがって、インダクタ素子Ｌ１およびＬ２は、並列接続された形となる。インダクタ素子Ｌ２は、入力端子から出力端子まで順次直列に接続されたインダクタ素子片Ｌ２１およびＬ２２によって構成されている。同様に、インダクタ素子Ｌ１は、入力端子から出力端子まで順次直列に接続されたインダクタ素子片Ｌ１１およびＬ１２によって構成されている。各インダクタ素子片は、各層においてそれぞれ１周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いに図示しないビアを介して接続されている。

図６を参照すると、本インダクタは、複数の層のうちの第１の層（本例では、上層）よりも下層である第２の層（本例では、中層）よりも下層である第３の層（本例では、下層）に形成された追加インダクタ素子片Ｌ１２’ならびにＬ２１’をさらに有している。追加インダクタ素子片Ｌ１２’、Ｌ２１’は、第２の層にあるインダクタ素子片Ｌ１２、Ｌ２１に対し、図６には表れていないが平面視において合同の形状であると共に、共通の中心点（図示せず）に関する回転方向にずれなく配置されている。

追加インダクタ素子片Ｌ１２’は、ビアを介してインダクタ素子片Ｌ１２に並列に接続されている。同様に、追加インダクタ素子片Ｌ２１’も、ビアＰを介してインダクタ素子片Ｌ２１に並列に接続されている。ここで、互いにビアＰで接続されたインダクタ素子片Ｌ１２と追加インダクタ素子片Ｌ１２’との対は、１つのインダクタ素子片としてみなすことができる。同様に、互いにビアで接続されたインダクタ素子片Ｌ２１と追加インダクタ素子片Ｌ２１’との対も、１つのインダクタ素子片としてみなすことができる。

本実施例においては、下層（本実施例では、中層）に形成されるインダクタの配線（インダクタ素子片）に、追加配線（追加インダクタ素子片）を、ビアを介して、並列に接続している。並列接続された配線と追加配線との対は、厚さが増された単一の配線とみなすことができる。この結果、厚さが薄い下層の配線であっても、実質上大きい断面積が得られ、よって低い配線抵抗が実現される。

次に、本発明の作用効果について説明する。

次に、９０ｎｍ世代の６層Ｃｕ（銅）配線プロセスの多層配線基板を有するチップ型の半導体装置を想定して、本発明によるオンチップ型のインダクタと、比較例としての多層直列接続方式のオンチップ型のインダクタならびに多層直列接続方式のオンチップ型のインダクタとの特性を比較する。

Ｃｕ配線プロセスにおいては、Ｃｕ配線層の上層に、ワイヤーボンディングを行なうためのＡｌ（アルミニウム）配線層が１層追加される。このため、合計の配線層数は、７となる。多層の配線層構造においては、各層の膜厚は層によって異なっており、とりわけ上層の配線層ほど膜厚が大きい。膜厚が大きいほど直列寄生抵抗が小さいため、上層の配線層の方がインダクタ素子を構成するのに適している。したがって、３〜６層目のＣｕ配線層Ｍ３〜Ｍ６と、Ａｌ配線層ＰＡＤとの５層を使用して、インダクタを構成する場合を考える。尚、通常、Ｃｕ配線層Ｍ３〜Ｍ５の膜厚は、上層のＣｕ配線層Ｍ６やＡｌ配線層ＰＡＤよりも薄い。このため、以下の検証においては、いずれのインダクタも、Ｃｕ配線層Ｍ３〜Ｍ５を並列に接続して一体のＣｕ配線層Ｍ３５とする。

図７（ａ）〜（ｃ）を参照すると、本発明によるオンチップ型のインダクタにおいて、インダクタ素子Ｌ１およびＬ２はそれぞれ、ビアを介してＡｌ配線層ＰＡＤ、Ｃｕ配線層Ｍ６、およびＣｕ配線層Ｍ３５に亘って延びており、三層それぞれにおいて１周回している。インダクタ素子Ｌ１およびＬ２の幅（配線幅）はそれぞれ、１０μｍである。内周にあるインダクタ素子Ｌ２の内径は、４０μｍである。本インダクタの外形（インダクタ素子Ｌ１の外径）は、８５μｍである。

図８（ａ）〜（ｃ）を参照すると、比較例としての多層直列接続方式のオンチップ型のインダクタにおいて、追加インダクタ素子Ｌ’およびＬ”がビアＰを介して並列接続されたインダクタ素子Ｌは、三周回している。インダクタ素子Ｌの幅（配線幅）は、１０μｍである。インダクタ素子Ｌの内径は、３０μｍである。このインダクタの外形（インダクタ素子Ｌの外径）は、１００μｍである。

図９（ａ）〜（ｃ）を参照すると、もう１つの比較例としての多層直列接続方式のオンチップ型のインダクタにおいて、インダクタ素子ＬＬは、ビアを介してＡｌ配線層ＰＡＤ、Ｃｕ配線層Ｍ６、およびＣｕ配線層Ｍ３５に亘って延びており、三層それぞれにおいて１周回している。インダクタ素子ＬＬの幅（配線幅）は、２０μｍである。インダクタ素子ＬＬの内径は、４０μｍである。本インダクタの外形（インダクタ素子ＬＬの外径）は、８５μｍである。

Ｃｕ配線プロセスを用いる場合、製造可能な配線幅は１０μｍ程度が最大である。このため、比較例としての多層並列接続においては、図９（ｃ）のように配線幅を１０μｍ以下とすべく、幅２０μｍのインダクタ素子ＬＬ（配線）中にスリットＳＬを形成する必要がある。これに対し、本発明においては、インダクタ素子Ｌ１およびＬ２それぞれ配線幅は１０μｍであり、Ｃｕ配線プロセスを用いて製造可能な配線幅に抑えられている。図７（ｃ）の本発明の断面形状は、図９（ｃ）の多層並列接続の断面形状とほぼ同じである。Ｃｕ配線プロセスの都合上から配線幅が１０μｍ以下とする必要がある実情下で、高インダクタンス値を実現する等の目的から複数のインダクタ素子を並列に配置する場合は、インダクタ素子間に隙間を空ける必要があるためにインダクタの占有面積が増大していた。しかし、本発明においては、スリットを形成したインダクタ配線と占有面積を同じに抑えることができる。

次に、これら３つのオンチップ型のインダクタについて、３次元電磁界シミュレータを用いてシミュレーションを行い、特性を比較した。比較するパラメータは、図１０に示された簡素なＬＣＲ等価図中の要素に対応している。図１０中、容量Ｃ１側の端子は端子ＩＮに対応し、容量Ｃ２側の端子は端子ＯＵＴに対応する。また、Ｌ０は直列のインダクタンス、Ｒ０は直列抵抗、Ｃ１、Ｃ２は配線の寄生容量、Ｒ１、Ｒ２は基板抵抗である。

図１１は、図７（ａ）〜（ｃ）に示された本発明のインダクタ、図８（ａ）〜（ｃ）に示された多層直列接続方式のインダクタ、ならびに図９（ａ）〜（ｃ）に示された多層直列接続方式のインダクタンスを示している。図１１に示されるように、本発明と２つの比較例のインダクタンスは、ほぼ同等である。

図１２は、本発明と２つの比較例のインダクタのＱ値を示している。尚、このＱ値としては、出力端子ＯＵＴ側をグラウンドに接続して入力端子ＩＮ側から見たＱ値と、入力端子ＩＮ側をグラウンドに接続して出力端子ＯＵＴ側から見たＱ値との両方を示している。図１２に示されるように、本発明のインダクタのＱ値は、多層直列接続方式のインダクタよりも高い。また、多層直列接続方式のインダクタは、入力端子ＩＮ側と出力端子ＯＵＴ側から観測されるＱ値が大きく異なっている。これに対し、本発明においては両者に差が無く、対称性が優れていることが分かる。また、Ｑ値も多層直列接続方式のインダクタのＱ値の劣る方よりも良い値が得られている。

図１３は、本発明と２つの比較例のインダクタにおける入力端子ＩＮ側Ｃ１と、出力端子ＯＵＴ側からみた寄生容量Ｃ２を示している。多層直列接続方式のインダクタは、入力端子ＩＮ側と出力端子ＯＵＴ側の寄生容量の差が大きい。これに対し、本発明においては、入力端子ＩＮ側と出力端子ＯＵＴ側の寄生容量の差が小さいことが分かる。

図１４は、本発明と２つの比較例のインダクタにおける直列寄生抵抗を示している。本発明によるインダクタの直列寄生抵抗は、多層直列接続方式のインダクタとほぼ同じであり、また、多層直列接続方式のインダクタよりも特に高周波帯域において小さい。これは多層直列接続方式のインダクタと同じく、本発明によるインダクタは、表皮効果の影響を低減できるからである。

本発明の実施例３によるインダクタは、４個のインダクタ素子を有している点に特徴がある。

図１５（ａ）および（ｂ）を参照すると、本発明の実施例３によるオンチップ型のインダクタは、４個のインダクタ素子Ｌ１〜Ｌ４を有している。インダクタ素子Ｌ１は、絶縁層を介した三層に亘って入力端子ＩＮ１から出力端子ＯＵＴ１まで螺旋状に延びている。インダクタ素子Ｌ２も、絶縁層を介した三層に亘って入力端子ＩＮ２から出力端子ＯＵＴ２まで螺旋状に延びている。インダクタ素子Ｌ３も、絶縁層を介した三層に亘って入力端子ＩＮ３から出力端子ＯＵＴ３まで螺旋状に延びている。インダクタ素子Ｌ４も、絶縁層を介した三層に亘って入力端子ＩＮ４から出力端子ＯＵＴ４まで螺旋状に延びている。インダクタ素子Ｌ１〜Ｌ４は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たＱ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されている。

より具体的には、インダクタ素子Ｌ１〜Ｌ４は、平面視において相互に略合同の形状であると共に、共通の中心点Ｘに関する回転方向に相互に略ずれなく配置されている。

４個のインダクタ素子のうちの半数であるインダクタ素子Ｌ１、Ｌ３は、その入力端子ＩＮ１、ＩＮ３が三層のうちの最上層にあると共に、出力端子ＯＵＴ１、ＯＵＴ３が最下層にある。一方、４個のインダクタ素子のうちの残り半数であるインダクタ素子Ｌ２、Ｌ４は、その入力端子ＩＮ２、ＩＮ４が複数の層のうちの最下層にあると共に、出力端子ＯＵＴ２、ＯＵＴ４が最上層にある。

さらに、図１５（ａ）には示されていないが、インダクタ素子Ｌ１〜Ｌ４の入力端子ＩＮ１〜ＩＮ４は、図１５（ｂ）に示されるように相互に接続されている。また、インダクタ素子Ｌ１〜Ｌ４の出力端子ＯＵＴ１〜ＯＵＴ４も、図１５（ｂ）に示されるように相互に接続されている。したがって、インダクタ素子Ｌ１〜Ｌ４は、並列接続された形となる。

インダクタ素子Ｌ１は、入力端子ＩＮ１から出力端子ＯＵＴ１まで順次直列に接続されたインダクタ素子片Ｌ１１〜Ｌ１３によって構成されている。同様に、インダクタ素子Ｌ２は、入力端子ＩＮ２から出力端子ＯＵＴ２まで順次直列に接続されたインダクタ素子片Ｌ２１〜Ｌ２３によって構成されている。インダクタ素子Ｌ３も、入力端子ＩＮ３から出力端子ＯＵＴ３まで順次直列に接続されたインダクタ素子片Ｌ３１〜Ｌ３３によって構成されている。インダクタ素子Ｌ４も、入力端子ＩＮ４から出力端子ＯＵＴ４まで順次直列に接続されたインダクタ素子片Ｌ４１〜Ｌ４３によって構成されている。各インダクタ素子片は、各層においてそれぞれ１周回しており、隣り合って直列に接続されるインダクタ素子片同士は、ビアＡ１〜Ａ４、Ｂ１〜Ｂ４を介して接続されている。

本実施例は４つのインダクタ素子の場合について述べたが、本発明は、任意の偶数個のインダクタ素子に対して有効である。尚、偶数のインダクタ素子の総数が幾つであっても、そのうちの半数のインダクタ素子の入力端子が最上層にあると共に出力端子が最下層にあり、残り半数のインダクタ素子の入力端子が最下層にあると共に出力端子が最上層にあり、入力端子が相互に接続されていると共に出力端子が相互に接続されるものとする。

本発明の実施例４によるインダクタは、とある層にあるインダクタ素子片が、この層よりも上層にあるインダクタ素子片よりも幅が広い点に特徴がある。

図１６を参照すると、本発明の実施例５によるオンチップ型のインダクタは、２個のインダクタ素子Ｌ１およびＬ２を有している。インダクタ素子Ｌ１は、絶縁層ＩＳを介した二層に亘って図示しない入力端子から出力端子まで螺旋状に延びている。インダクタ素子Ｌ２も、絶縁層ＩＳを介した二層に亘って図示しない入力端子から出力端子まで螺旋状に延びている。インダクタ素子Ｌ１およびＬ２は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たＱ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されている。

より具体的には、インダクタ素子Ｌ１とインダクタ素子Ｌ２は、図１６には表れていないが平面視において相互に略合同の形状であると共に、共通の中心点（図示せず）に関する回転方向に相互に略ずれなく配置されている。インダクタ素子Ｌ１は、その入力端子が二層のうちの最上層にあると共に、出力端子が最下層にある。一方、インダクタ素子Ｌ２は、その入力端子が複数の層のうちの最下層にあると共に、出力端子が最上層にある。さらに、図示はされていないが、インダクタ素子Ｌ１の入力端子とインダクタ素子Ｌ２の入力端子とは、相互に接続されている。また、インダクタ素子Ｌ１の出力端子とインダクタ素子Ｌ２の出力端子とも、相互に接続されている。したがって、インダクタ素子Ｌ１およびＬ２は、並列接続された形となる。インダクタ素子Ｌ２は、入力端子から出力端子まで順次直列に接続されたインダクタ素子片Ｌ２１およびＬ２２によって構成されている。同様に、インダクタ素子Ｌ１は、入力端子から出力端子まで順次直列に接続されたインダクタ素子片Ｌ１１およびＬ１２によって構成されている。各インダクタ素子片は、各層においてそれぞれ１周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いに図示しないビアを介して接続されている。

特に、本インダクタにおいては、第１の層としての上層よりも下にある第２の層としての下層にあるインダクタ素子片が、上層にあるインダクタ素子片よりも幅が広い。即ち、インダクタ素子Ｌ１のインダクタ素子片Ｌ１２は、その上層にあるインダクタ素子片Ｌ１１よりも幅が広い。同様に、インダクタ素子Ｌ２のインダクタ素子片Ｌ２１は、その上層にあるインダクタ素子片Ｌ２２よりも幅が広い。

本実施例は、実施例２と同じことを目的とした、実施例２と異なるアプローチである。即ち、本実施例においては、インダクタの下層に形成される配線の幅を上層に形成される配線よりも可及的広くした構成により、厚さが薄い下層の配線であっても、実質上大きい断面積が得られ、よって低い配線抵抗が実現される。

本発明の実施例５によるインダクタは、とある周にあるインダクタ素子片が、この周よりも内周にあるインダクタ素子片よりも幅が広い点に特徴がある。

図１７を参照すると、本発明の実施例５によるオンチップ型のインダクタは、２個のインダクタ素子Ｌ１およびＬ２を有している。インダクタ素子Ｌ１は、絶縁層を介した二層に亘って入力端子ＩＮ１から出力端子ＯＵＴ１まで螺旋状に延びている。インダクタ素子Ｌ２も、絶縁層を介した二層に亘って入力端子ＩＮ２から出力端子ＯＵＴ２まで螺旋状に延びている。インダクタ素子Ｌ１およびＬ２は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たＱ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されている。

より具体的には、インダクタ素子Ｌ１とインダクタ素子Ｌ２は、平面視において相互に略合同の形状であると共に、共通の中心点Ｘに関する回転方向に相互に略ずれなく配置されている。インダクタ素子Ｌ１は、その入力端子ＩＮ１が三層のうちの最上層にあると共に、出力端子ＯＵＴ１が最下層にある。一方、インダクタ素子Ｌ２は、その入力端子ＩＮ２が複数の層のうちの最下層にあると共に、出力端子ＯＵＴ２が最上層にある。図１７には示されていないが、インダクタ素子Ｌ１の入力端子ＩＮ１とインダクタ素子Ｌ２の入力端子ＩＮ２とは、互いに接続されている。また、インダクタ素子Ｌ１の出力端子ＯＵＴ１とインダクタ素子Ｌ２の出力端子ＯＵＴ２とも、互いに接続されている。したがって、インダクタ素子Ｌ１およびＬ２は、並列接続された形となる。インダクタ素子Ｌ１は、入力端子ＩＮ１から出力端子ＯＵＴ１まで順次直列に接続されたインダクタ素子片Ｌ１１およびＬ１２によって構成されている。インダクタ素子片Ｌ１１およびＬ１２は、二層においてそれぞれ１周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いにビアＡ１を介して接続されている。また、インダクタ素子Ｌ２は、入力端子ＩＮ２から出力端子ＯＵＴ２まで順次直列に接続されたインダクタ素子片Ｌ２１およびＬ２２によって構成されている。インダクタ素子片Ｌ２１およびＬ２２も、二層においてそれぞれ１周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いにビアＡ２を介して接続されている。

特に、本インダクタにおいては、インダクタ素子のうちの外周にあるインダクタ素子は、その少なくとも一部において、内周にあるインダクタ素子よりも幅が広い。即ち、図１７には表れていないが、インダクタ素子Ｌ１およびＬ２のうちの外周にあるインダクタ素子Ｌ１は、その少なくとも一部の長さ範囲において、内周にあるインダクタ素子Ｌ２よりも幅が広い。

これは、外周にあるインダクタ素子の経路長が内周にあるインダクタ素子よりも長くなり、直列抵抗大きくなることを解消するためである。よって、幅広とする長さ範囲や増加させる幅寸法は、内外周のインダクタ素子の直列抵抗が相互に等しくなるように設定されるべきである。

本発明の実施例６は、本発明によるインダクタの応用例として、本インダクタを用いて、ＶＣＯ（Voltage Controlled Oscillator，電圧制御発振器）を構成した例である。

図１８は、ＶＣＯ（Voltage Controlled Oscillator，電圧制御発振器）の回路図である。ＶＣＯは、図中の点ＶＣＮＴに印加する電圧を変化させることによって発振周波数を変化させる回路である。図中、ＭＮ１およびＭＮ２はｎＭＯＳＦＥＴ、ＭＰ１およびＭＰ２はｐＭＯＳＦＥＴ、ＶＣ１およびＶＣ２は可変容量、ＩＳ１は定電流源、Ｌはインダクタである。図１８からも明らかなように、この回路は、差動動作をなすため、対称性が重要である。

尚、本発明による発振回路においては、可変容量ＶＣ１およびＶＣ２に代えて、固定容量であってもよい。また、本発明による発振回路においては、可変容量ＶＣ１およびＶＣ２のようなキャパシタは、本発明によるインダクタ同様にチップ型の半導体装置に具備されたオンチップ型であってもよいし、あるいは、チップ型の半導体装置と別デバイスであってもよい。さらに、本発明による発振回路において、キャパシタは、インダクタに対して図１８のごとく並列に接続されるものに限らず、直列に接続されてもよい。

端子ＬＯ１およびＬＯ２間に接続されるインダクタＬとして、９０ｎｍ世代ＭＯＳＦＥＴへのオンチップ型のインダクタ、特に、本発明によるインダクタと、比較例としての多層直列接続方式のインダクタとのパラメータを適用し、このＶＣＯのシミュレーションを行なった。計算には、電子回路シミュレータＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を用いた。

図１９は、シミュレート結果として、本発明によるインダクタのパラメータを適用したときの、端子ＬＯ１、ＬＯ２における電圧の経時変化を示している。図２０は、シミュレート結果として、多層直列接続方式のインダクタのパラメータを適用したときの、端子ＬＯ１、ＬＯ２における電圧の経時変化を示している。

図１９および図２０から明らかなように、多層直列接続方式のインダクタは、対称性に劣るため、端子ＬＯ１と端子ＬＯ２との電位の平均値の差が大きくなり、ＶＣＯの発振振幅は時間と共に減衰して発振が停止する。これに対して、本発明によるインダクタは、対称性に優れているため、電位の平均値の差が小さく、発振が持続する。

このように、本発明は、差動回路のように対称性が要求される用途にも好適である。

以上説明した実施例に限定されることなく、本発明は、当該特許請求の範囲に記載された技術範囲内であれば、種々の変形が可能であることは云うまでもない。

（ａ）は、関連技術の平面構造のインダクタの平面図であり、（ｂ）は、図１（ａ）中の切断線１Ｂ−１Ｂに沿ったこのインダクタの断面図である。 関連技術の多層直列接続方式のインダクタの断面図である。 関連技術の多層直列接続方式のインダクタの概念的な平面図である。 （ａ）は、関連技術の平面構造のインダクタの平面図であり、（ｂ）は、図４（ａ）中の切断線４Ｂ−４Ｂに沿ったこのインダクタの断面図である。 （ａ）は、本発明の実施例１によるインダクタの概念的な平面図であり、（ｂ）は、このインダクタの等価図である。 本発明の実施例２によるインダクタの断面図である。 （ａ）は、本発明によるインダクタの内部層を透視的に示した斜視図であり、（ｂ）は、本インダクタの概念的な平面図であり、（ｃ）は、本インダクタの断面図である。 （ａ）は、比較例としての多層直列接続方式のインダクタの内部層を透視的に示した斜視図であり、（ｂ）は、このインダクタの概念的な平面図であり、（ｃ）は、このインダクタの断面図である。 （ａ）は、比較例としての多層直列接続方式のインダクタの内部層を透視的に示した斜視図であり、（ｂ）は、このインダクタの概念的な平面図であり、（ｃ）は、このインダクタの断面図である。 インダクタのＬＣＲ等価図である。 本発明のインダクタと、２つの比較例のインダクタの直列インダクタンスを示す図である。 本発明のインダクタと、２つの比較例のインダクタのＱ値を示す図である。 本発明のインダクタと、２つの比較例のインダクタの寄生容量を示す図である。 本発明のインダクタと、２つの比較例のインダクタの直列抵抗を示す図である。 （ａ）は、本発明の実施例３によるインダクタの概念的な平面図であり、（ｂ）は、本インダクタの等価図である。 本発明の実施例４によるインダクタの断面図である。 本発明の実施例５によるインダクタの概念的な平面図である。 本発明の実施例６としての、本インダクタを用いた電圧制御発振回路を示す回路図である。 本発明によるインダクタについて図１８に示された回路でのシミュレーションの結果を示す図である。 多層直列接続方式のインダクタについて図１８に示された回路でのシミュレーションの結果を示す図である。

符号の説明

Ａ、Ａ１〜Ａ４、Ｂ、Ｂ１〜Ｂ４ ビア
Ｃ１、Ｃ２ 配線容量
ＩＮ、ＩＮ１〜ＩＮ４ 入力端子
ＩＳ 絶縁層
ＩＳ１ 電流源
Ｌ０ インダクタンス
Ｌ１〜Ｌ４、Ｌ、Ｌ’、Ｌ”、ＬＬ インダクタ素子
ＭＮ１、ＭＮ２ ｎＭＯＳＦＥＴ
ＭＰ１、ＭＰ２ ｐＭＯＳＦＥＴ
ＯＵＴ、ＯＵＴ１〜ＯＵＴ４ 出力端子
Ｒ０ 配線抵抗
ＳＬ スリット
ＶＣ１、ＶＣ２ 可変容量

Claims (10)

1. チップ型の半導体装置に用いられるオンチップ型のインダクタであって、
   絶縁層を介した複数の層に亘って入力端子から出力端子まで螺旋状にそれぞれ延びた偶数個のインダクタ素子を有し、
   前記偶数個のインダクタ素子は、相互の発生磁界が同じ向きとなるように配置されていると共に、入力端子から見たＱ値を含むインダクタ特性と出力端子から見たものとが概ね同じになるように並列接続されていることを特徴とするインダクタ。
2. 前記偶数個のインダクタ素子は、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向に相互に略ずれなく配置されており、
   前記偶数個のインダクタ素子のうちの半数のインダクタ素子は、その前記入力端子が前記複数の層のうちの最上層にあると共に、前記出力端子が最下層にあり、
   前記偶数個のインダクタ素子のうちの残り半数のインダクタ素子は、その前記入力端子が前記複数の層のうちの前記最下層にあると共に、前記出力端子が前記最上層にあり、
   前記偶数個のインダクタ素子それぞれの前記入力端子が相互に接続されていると共に、前記出力端子が相互に接続されている請求項１に記載のインダクタ。
3. 前記偶数のインダクタ素子はそれぞれ、前記入力端子から前記出力端子まで順次直列に接続された複数のインダクタ素子片によって構成されており、
   前記複数のインダクタ素子片は、前記複数の層においてそれぞれ１周回しており、隣り合って直列に接続されるインダクタ素子片同士は、互いにビアを介して接続されている請求項１または２に記載のインダクタ。
4. 前記複数の層のうちの第１の層よりも下層である第２の層にあるインダクタ素子片に対し、平面視において合同の形状であると共に、共通の中心点に関する回転方向にずれなく配置された追加インダクタ素子片を、該第２の層よりも下層である第３の層に有し、
   前記追加インダクタ素子片は、ビアを介して前記第２の層にある前記インダクタ素子片に並列に接続されている請求項３に記載のインダクタ。
5. 前記複数の層のうちの第１の層よりも下層である第２の層にあるインダクタ素子片は、該第１の層にあるインダクタ素子片よりも幅が広い請求項３に記載のインダクタ。
6. 前記偶数のインダクタ素子のうちの外周にあるインダクタ素子は、その少なくとも一部において、内周にあるインダクタ素子よりも幅が広い請求項１乃至５のいずれか１つに記載のインダクタ。
7. 絶縁層を介して積層された複数の配線層と、請求項１乃至６のいずれか１つに記載の前記インダクタとを有し、前記インダクタ素子は、該複数の配線層のいずれか２層以上を用いて構成されることを特徴とする配線基板。
8. 配線基板と、該配線基板に搭載された能動部品と、該配線基板に搭載された受動部品としての請求項１乃至６のいずれか１つに記載の前記インダクタとを有することを特徴とするチップ型の半導体装置。
9. 請求項１乃至６のいずれか１つに記載の前記インダクタと、該インダクタに対して並列または直列に接続された容量値が固定または可変のキャパシタとを有する発振回路。
10. チップ型の半導体装置に用いられるオンチップ型のインダクタであって、
    絶縁層を介した複数の層に亘って入力端子から出力端子まで螺旋状にそれぞれ延びた偶数個のインダクタ素子を有し、
    前記偶数個のインダクタ素子は、平面視において相互に略合同の形状であると共に、共通の中心点に関する回転方向に相互に略ずれなく配置されており、
    前記偶数個のインダクタ素子のうちの半数のインダクタ素子は、その前記入力端子が前記複数の層のうちの最上層にあると共に、前記出力端子が最下層にあり、
    前記偶数個のインダクタ素子のうちの残り半数のインダクタ素子は、その前記入力端子が前記複数の層のうちの前記最下層にあると共に、前記出力端子が前記最上層にあり、
    前記偶数個のインダクタ素子それぞれの前記入力端子が相互に接続されていると共に、前記出力端子が相互に接続されていることを特徴とするインダクタ。

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