JP2002251898A - Single event upset compensating circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置内で
発生するシングルイベントアップセット（ＳＥＵ：Sing
le Event Upset）に対する補償回路に係り、特に人工衛
星に搭載する半導体装置内においてフリップフロップを
組み合せて構成されたレジスタ、カウンタ等に適用する
のが好適なシングルイベントアップセット補償回路に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a single event upset (SEU: Sing:
More particularly, the present invention relates to a single event upset compensation circuit which is preferably applied to a register, a counter, and the like configured by combining flip-flops in a semiconductor device mounted on an artificial satellite.
【０００２】[0002]
【従来の技術】例えば人工衛星に搭載される半導体装置
のように宇宙放射線の影響を受ける環境下にある半導体
装置内においては、放射線によりフリップフロップやメ
モリの記憶素子などに記憶された論理値が反転するシン
グルイベントアップセット現象（ソフトエラーとも呼ば
れるビット反転現象）が発生する。このシングルイベン
トアップセットに係る対策の一つとして、半導体装置内
の回路素子に放射線に対する耐性を備えさせることが挙
げられる。この方策は半導体製造プロセス技術を用いて
可能ではあるが、コストがかかるとともに個々の回路素
子に要求される耐性を必ずしも実現することができない
等の問題がある。したがって、シングルイベントアップ
セットが発生することを前提とした回路設計技術により
シングルイベントアップセットに係る問題を解決するこ
とが望まれている。すなわち、シングルイベントアップ
セットが発生してエラーが生じても当該エラーを補償す
ることができるような機能を有する補償回路の開発が要
望されている。2. Description of the Related Art In a semiconductor device under an environment affected by cosmic radiation, such as a semiconductor device mounted on an artificial satellite, for example, a logic value stored in a flip-flop or a storage element of a memory due to the radiation is reduced. An inverting single event upset phenomenon (a bit inversion phenomenon also called a soft error) occurs. One of measures against the single event upset is to provide circuit elements in the semiconductor device with radiation resistance. Although this measure is possible by using a semiconductor manufacturing process technology, there are problems that it is costly and that the required resistance of each circuit element cannot always be realized. Therefore, it is desired to solve the problem related to the single event upset by a circuit design technique on the assumption that the single event upset occurs. That is, there is a demand for the development of a compensation circuit having a function of compensating for an error even if an error occurs due to the occurrence of a single event upset.
【０００３】例えば特開平５−２４３９１６号公報に記
載された補償回路では、遅延回路と排他的論理和をとる
イクスクルーシブ・オアゲート（以下、ＥＸ−ＯＲゲー
トと称する）とを組み合せて構成された補償回路をフリ
ップフロップの出力部に接続して、フリップフロップに
自己復元機能を備えさせている。上記補償回路は、フリ
ップフロップが保持する論理値反転に係るエラーを検出
して、正しい論理値を保持するようにフリップフロップ
を元の状態に復帰させる。但し、この方策においては、
フリップフロップを有して構成される回路について所望
の動作を得るためには、遅延素子に対して要求される遅
延特性が、個々の回路毎に異なる。また、遅延素子の遅
延特性は半導体製造プロセスに応じて大きく変化するの
で、所望の遅延特性を実現するためには、半導体製造プ
ロセス毎に遅延素子に係る設計を最適化する必要があ
る。For example, a compensating circuit described in Japanese Patent Application Laid-Open No. 5-243916 is constituted by combining a delay circuit and an exclusive-OR gate (hereinafter referred to as an EX-OR gate) which takes an exclusive OR. The compensator is connected to the output of the flip-flop so that the flip-flop has a self-restoring function. The compensation circuit detects an error related to the inversion of the logic value held by the flip-flop and returns the flip-flop to the original state so as to hold the correct logic value. However, in this measure,
In order to obtain a desired operation of a circuit including a flip-flop, a delay characteristic required for a delay element differs for each circuit. In addition, since the delay characteristics of the delay element greatly change depending on the semiconductor manufacturing process, it is necessary to optimize the design of the delay element for each semiconductor manufacturing process in order to achieve the desired delay characteristic.
【０００４】また、例えば特開平７−７３１１４号公報
に記載されたメモリ制御回路では、メモリに誤り訂正回
路または誤り検出回路を付加して、メモリからデータを
読み出す毎に誤り訂正されたデータをメモリに再書き込
みするように構成されているので、シングルイベントア
ップセットが複数回生じてメモリにエラーが蓄積するの
を防止することができる。このような方策は、バイトま
たはワード単位でデータの書き込みまたは読み出しを行
うメモリ等に適用するのに好適である。In a memory control circuit described in, for example, Japanese Patent Application Laid-Open No. 7-73114, an error correction circuit or an error detection circuit is added to a memory so that each time data is read from the memory, the error-corrected data is stored in the memory. , It is possible to prevent a single event upset from occurring a plurality of times and accumulating errors in the memory. Such a measure is suitable for application to a memory or the like that writes or reads data in byte or word units.
【０００５】また、図６は、冗長構成を採用した従来の
シングルイベントアップセット補償回路の例を示す回路
図である。図６において、１０１，１０２，１０３はそ
れぞれ並列に接続されたフリップフロップ（以下、適宜
ＦＦと称する）、１０４はＦＦ１０１、ＦＦ１０２およ
びＦＦ１０３の出力データを入力して入力された３つの
データについて多いほうのデータ（データ“０”または
データ“１”）を出力する多数決回路、１０５は入力
部、１０６は出力部である。FIG. 6 is a circuit diagram showing an example of a conventional single event upset compensation circuit employing a redundant configuration. In FIG. 6, reference numerals 101, 102, and 103 denote flip-flops (hereinafter, appropriately referred to as FFs) connected in parallel, respectively, and reference numeral 104 denotes an output of the FF101, FF102, and FF103. Is a majority circuit that outputs data (data “0” or data “1”), 105 is an input unit, and 106 is an output unit.
【０００６】次に、図６に示されたシングルイベントア
ップセット補償回路の動作について説明する。ＦＦ１０
１、ＦＦ１０２およびＦＦ１０３は、入力されるクロッ
ク信号の立ち上がりまたは立ち下がりをトリガとして入
力部１０５に与えられたデータをラッチして保持する。
多数決回路１０４は、ＦＦ１０１、ＦＦ１０２およびＦ
Ｆ１０３に保持されたデータを入力して、多いほうのデ
ータを出力部１０６へ出力する。Next, the operation of the single event upset compensation circuit shown in FIG. 6 will be described. FF10
1. The FF 102 and the FF 103 latch and hold the data supplied to the input unit 105 with the rising or falling edge of the input clock signal as a trigger.
The majority circuit 104 includes FF101, FF102 and F
The data held in F103 is input, and the larger data is output to the output unit 106.
【０００７】ＦＦ１０１、ＦＦ１０２およびＦＦ１０３
がデータをラッチした後に、放射線等の影響によりいず
れか１つのフリップフロップにシングルイベントアップ
セットが発生して論理値の反転が生じても、他の２つの
フリップフロップは正しいデータを保持しているので、
多数決回路１０４は正しいデータを出力部１０６へ出力
するから、シングルイベントアップセットの発生を補償
することができる。FF101, FF102 and FF103
After latching data, even if a single event upset occurs in one of the flip-flops due to radiation or the like and the logical value is inverted, the other two flip-flops hold the correct data So
Since the majority circuit 104 outputs correct data to the output unit 106, the occurrence of a single event upset can be compensated.
【０００８】[0008]
【発明が解決しようとする課題】従来のシングルイベン
トアップセット補償回路は以上のように構成されてい
る。特開平５−２４３９１６号公報に記載された補償回
路については、形成される各回路毎に遅延素子に対して
要求される遅延特性が異なるために、半導体製造プロセ
ス毎に遅延素子に係る設計の最適化が必要となり、設計
パラメータが増加することで回路設計の効率性において
劣るという課題があった。The conventional single-event upset compensating circuit is configured as described above. With respect to the compensation circuit described in Japanese Patent Application Laid-Open No. 5-243916, the delay characteristic required for the delay element differs for each circuit to be formed. Therefore, there is a problem that the efficiency of circuit design is inferior due to an increase in design parameters.
【０００９】また、特開平７−７３１１４号公報に記載
されたメモリ制御回路については、上述したように、当
該制御回路は、バイトまたはワード単位でデータの書き
込みまたは読み出しを行う記憶手段に適用するのが好適
なものである。半導体装置内において複数のフリップフ
ロップから成るレジスタ、カウンタ等の一般的なデータ
処理部は、必ずしもバイトやワード単位でデータを記憶
するものではないので、上記メモリ制御回路に係る回路
構成をこのようなデータ処理部に係るシングルイベント
アップセット補償回路に適用するのは困難であるという
課題があった。As described above, the memory control circuit described in Japanese Patent Application Laid-Open No. 7-73114 is applied to storage means for writing or reading data in byte or word units. Are preferred. A general data processing unit such as a register and a counter including a plurality of flip-flops in a semiconductor device does not always store data in byte or word units. There is a problem that it is difficult to apply to a single event upset compensation circuit according to a data processing unit.
【００１０】さらに、図６に示された従来のシングルイ
ベントアップセット補償回路については、多数決回路を
設ける構成としたことで、補償回路の冗長性が３重以上
となるために、半導体装置上における補償回路の占有面
積が大きくなるという課題があった。Further, the conventional single event upset compensating circuit shown in FIG. 6 has a configuration in which a majority decision circuit is provided, so that the redundancy of the compensating circuit becomes triple or more. There is a problem that the area occupied by the compensation circuit increases.
【００１１】この発明は上記のような課題を解決するた
めになされたもので、遅延素子を用いることなく、フリ
ップフロップを組み合せて構成されるレジスタ、カウン
タ等の回路に汎用的に適用可能で、占有面積の小さなシ
ングルイベントアップセット補償回路を得ることを目的
とする。The present invention has been made in order to solve the above-mentioned problems, and can be applied to circuits such as registers and counters composed of a combination of flip-flops without using a delay element. It is an object of the present invention to obtain a single event upset compensation circuit having a small occupied area.
【００１２】[0012]
【課題を解決するための手段】この発明に係るシングル
イベントアップセット補償回路は、１または複数のフリ
ップフロップと、それぞれのフリップフロップの入力デ
ータに対して所定の論理演算を適用して検査ビットを生
成する入力データ用検査ビット生成手段と、当該入力デ
ータ用検査ビットを入力データとしてフリップフロップ
と共通のトリガに基づいて入力データ用検査ビットをラ
ッチして保持する検査ビット保持手段と、それぞれのフ
リップフロップの出力データに対して入力データに適用
したのと同じ所定の論理演算を適用して検査ビットを生
成する出力データ用検査ビット生成手段と、検査ビット
保持手段の出力データと出力データ用検査ビット生成手
段の出力データとを比較して異なる場合にアクティブと
なるエラー検出信号を出力するエラー検出手段とを有し
てそれぞれ構成される第１のデータ処理部および第２の
データ処理部と、第１のデータ処理部から出力されるエ
ラー検出信号および第２のデータ処理部から出力される
エラー検出信号を入力してエラーの生じていないデータ
処理部からの出力データの取得を指示する選択信号を出
力する選択手段と、第１のデータ処理部から出力される
データおよび第２のデータ処理部から出力されるデータ
を入力して選択信号に基づいてエラーの生じていないデ
ータ処理部からの出力データを出力する切り換え手段と
を備えるようにしたものである。A single event upset compensation circuit according to the present invention applies a predetermined logical operation to one or a plurality of flip-flops and input data of each flip-flop to convert a check bit. Check bit generating means for generating input data, check bit holding means for latching and holding check bits for input data using the check bits for input data as input data based on a common trigger with a flip-flop, Output data check bit generating means for generating check bits by applying the same predetermined logical operation as applied to input data to output data of the loop, and output data and check bits for output data of the check bit holding means An error detection signal that becomes active if different from the output data of the generation means A first data processing unit and a second data processing unit, each of which has an error detection unit that outputs the error detection signal, and an error detection signal and a second data processing unit output from the first data processing unit. Means for inputting an error detection signal output from the data processing unit and outputting a selection signal for instructing acquisition of output data from a data processing unit in which no error has occurred; data output from the first data processing unit; Switching means for inputting data output from the second data processing unit and outputting output data from the data processing unit having no error based on the selection signal.
【００１３】この発明に係るシングルイベントアップセ
ット補償回路は、検査ビット保持手段が、それぞれ並列
に接続される３以上の奇数個のフリップフロップと、そ
れぞれのフリップフロップからの出力データを入力して
多いほうのデータを出力する多数決回路とを有して構成
されるようにしたものである。In the single event upset compensating circuit according to the present invention, the check bit holding means inputs three or more odd-numbered flip-flops connected in parallel and output data from each flip-flop. And a majority circuit for outputting the other data.
【００１４】この発明に係るシングルイベントアップセ
ット補償回路は、１または複数のフリップフロップと、
それぞれのフリップフロップの入力部に接続されてフリ
ップフロップの入力データを対象とする１ビット誤り訂
正・２ビット誤り検出を実施するための検査ビット列を
生成する検査ビット列生成部、検査ビット列生成部によ
り生成された検査ビット列をフリップフロップと共通の
トリガに基づいてラッチして保持する検査ビット列保持
部、およびそれぞれのフリップフロップの出力部および
それぞれのフリップフロップからの出力データが出力さ
れるべき回路素子に接続されて検査ビット列保持部に保
持された検査ビット列に基づいてフリップフロップの出
力データに係るエラーを訂正し訂正されたデータを当該
出力データが出力されるべき回路素子に出力する誤り訂
正・検出部から成るエラー訂正手段とを備えるようにし
たものである。A single-event upset compensation circuit according to the present invention includes one or more flip-flops,
A check bit string generation section that is connected to the input section of each flip-flop and generates a check bit string for performing 1-bit error correction and 2-bit error detection on input data of the flip-flop, generated by the check bit string generation section A check bit string holding unit that latches and holds the checked check bit string based on a common trigger with the flip-flop, and is connected to an output unit of each flip-flop and a circuit element to which output data from each flip-flop is to be output The error correction / detection unit corrects an error related to the output data of the flip-flop based on the check bit string held in the check bit string holding unit and outputs the corrected data to a circuit element to which the output data is to be output. Error correction means.
【００１５】この発明に係るシングルイベントアップセ
ット補償回路は、出力部に接続される回路素子が、それ
ぞれ並列に接続される３以上の奇数個のフリップフロッ
プと、それぞれのフリップフロップからの出力データを
入力して多いほうのデータを出力する多数決回路とを有
して構成されるようにしたものである。In the single event upset compensating circuit according to the present invention, the circuit elements connected to the output section each include three or more odd-numbered flip-flops connected in parallel and output data from each flip-flop. And a majority circuit for inputting and outputting more data.
【００１６】この発明に係るシングルイベントアップセ
ット補償回路は、１または複数のフリップフロップと、
それぞれのフリップフロップの入力部に接続されてフリ
ップフロップの入力データについて１ビット誤り訂正・
２ビット誤り検出を実施するための検査ビット列を生成
する検査ビット列生成部、検査ビット列生成部により生
成された検査ビット列をフリップフロップと共通のトリ
ガに基づいてラッチして保持する検査ビット列保持部、
およびそれぞれのフリップフロップの出力部およびそれ
ぞれのフリップフロップからの出力データが出力される
べき回路素子に接続されて検査ビット列保持部に保持さ
れた検査ビット列に基づいてフリップフロップの出力デ
ータに係るエラーを訂正し訂正されたデータを当該出力
データが出力されるべき回路素子に出力するとともに、
エラーが２ビット以上である場合にアクティブとなる２
ビット誤り検出信号を出力する誤り訂正・検出部から成
るエラー訂正手段とを有してそれぞれ構成される第１の
データ処理部および第２のデータ処理部と、第１のデー
タ処理部から出力される２ビット誤り検出信号および第
２のデータ処理部から出力される２ビット誤り検出信号
を入力してエラー訂正不能となっていないデータ処理部
からの出力データの取得を指示する選択信号を出力する
選択手段と、第１のデータ処理部から出力されるデータ
および第２のデータ処理部から出力されるデータを入力
して選択信号に基づいてエラー訂正不能となっていない
データ処理部からの出力データを出力する切り換え手段
とを備えるようにしたものである。A single event upset compensation circuit according to the present invention includes one or more flip-flops,
One-bit error correction is applied to the input data of the flip-flop by being connected to the input of each flip-flop.
A check bit string generation unit that generates a check bit string for performing 2-bit error detection, a check bit string holding unit that latches and holds the check bit string generated by the check bit string generation unit based on a common trigger with a flip-flop;
And an output unit of each flip-flop and a circuit element to which output data from each flip-flop is to be output. The error relating to the output data of the flip-flop is determined based on the check bit string held in the check bit string holding unit. Outputting the corrected and corrected data to the circuit element from which the output data is to be output,
Active 2 if the error is 2 bits or more
A first data processing unit and a second data processing unit, each having an error correction unit including an error correction / detection unit that outputs a bit error detection signal, and an output from the first data processing unit. A two-bit error detection signal output from the second data processing unit and a two-bit error detection signal output from the second data processing unit are input to output a selection signal instructing acquisition of output data from a data processing unit that is not error-correctable. Selecting means for inputting data output from the first data processing unit and data output from the second data processing unit and outputting data from the data processing unit which is not error-correctable based on the selection signal; And a switching means for outputting the same.
【００１７】[0017]
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
シングルイベントアップセット補償回路の構成を示す回
路図である。図１において、１は入力部、２は出力部、
３，４，５，６，７，８，９，１０はフリップフロップ
（以下、適宜ＦＦと称する）、１１，１２，１３，１
４，１５，１６，１７，１８，１９，２０は２入力のＥ
Ｘ−ＯＲゲート、２１，２２は検査ビット保持用のフリ
ップフロップ（検査ビット保持手段）、２３は４ビット
のシフトレジスタを構成するフリップフロップ３，４，
５，６とパリティビット生成用のＥＸ−ＯＲゲート１
１，１２，１３，１４，１５と検査ビット保持用フリッ
プフロップ２１とを有して構成されデータ並びにエラー
検出信号を出力する第１のデータ処理部、２４は４ビッ
トのシフトレジスタを構成するフリップフロップ７，
８，９，１０とパリティビット生成用のＥＸ−ＯＲゲー
ト１６，１７，１８，１９，２０と検査ビット保持用フ
リップフロップ２２とを有して構成されデータ並びにエ
ラー検出信号を出力する第２のデータ処理部、２５は第
１のデータ処理部２３のＥＸ−ＯＲゲート（エラー検出
手段）１４および第２のデータ処理部２４のＥＸ−ＯＲ
ゲート（エラー検出手段）１９に接続されてそれぞれの
エラー検出信号を入力するとともに第１のデータ処理部
２３または第２のデータ処理部２４のいずれから出力さ
れるデータを出力部２へ出力するかを指示する選択信号
を出力する選択回路（選択手段）、２６は第１のデータ
処理部２３のデータ出力部であるＦＦ６、第２のデータ
処理部２４のデータ出力部であるＦＦ１０および選択回
路２５の出力部に接続されて選択回路２５から出力され
る選択信号に応じて第１のデータ処理部２３または第２
のデータ処理部２４のいずれか一方から出力されるデー
タを出力部２へ出力する切り換え回路（切り換え手段）
である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below. Embodiment 1 FIG. FIG. 1 is a circuit diagram showing a configuration of a single event upset compensation circuit according to Embodiment 1 of the present invention. In FIG. 1, 1 is an input unit, 2 is an output unit,
3, 4, 5, 6, 7, 8, 9, and 10 are flip-flops (hereinafter, appropriately referred to as FFs), 11, 12, 13, and 1
4, 15, 16, 17, 18, 19, and 20 are two-input E
X-OR gates 21 and 22 are flip-flops for holding check bits (check bit holding means), and 23 are flip-flops 3, 4, 4, and 4 constituting a 4-bit shift register.
EX-OR gate 1 for generating parity bits 5 and 6
A first data processing unit 24, which includes 1, 12, 13, 14, 15 and a check-bit holding flip-flop 21 and outputs data and an error detection signal, is a flip-flop that configures a 4-bit shift register. Step 7,
8, 9 and 10, a parity bit generating EX-OR gate 16, 17, 18, 19 and 20, and a check bit holding flip-flop 22 for outputting data and an error detection signal. The data processing unit 25 includes an EX-OR gate (error detection unit) 14 of the first data processing unit 23 and an EX-OR gate of the second data processing unit 24.
A gate (error detecting means) 19 is connected to input respective error detection signals and to output data output from the first data processing unit 23 or the second data processing unit 24 to the output unit 2. A selection circuit (selection means) for outputting a selection signal for instructing FF6, which is a data output unit of the first data processing unit 23, an FF10, which is a data output unit of the second data processing unit 24, and a selection circuit 25 Connected to the first data processing unit 23 or the second data processing unit 23 according to the selection signal output from the selection circuit 25.
Switching circuit (switching means) for outputting data output from one of the data processing units 24 to the output unit 2
It is.
【００１８】ＥＸ−ＯＲゲート１１とＥＸ−ＯＲゲート
１２とＥＸ−ＯＲゲート１５とから、ＦＦ３の入力デー
タとＦＦ４の入力データとＦＦ５の入力データとＦＦ６
の入力データとについての排他的論理和をとる入力デー
タ用検査ビット生成手段が構成される。同様に、ＥＸ−
ＯＲゲート１６とＥＸ−ＯＲゲート１７とＥＸ−ＯＲゲ
ート２０とから、ＦＦ７の入力データとＦＦ８の入力デ
ータとＦＦ９の入力データとＦＦ１０の入力データとに
ついての排他的論理和をとる入力データ用検査ビット生
成手段が構成される。また、ＥＸ−ＯＲゲート１１とＥ
Ｘ−ＯＲゲート１２とＥＸ−ＯＲゲート１３とから、Ｆ
Ｆ３の出力データとＦＦ４の出力データとＦＦ５の出力
データとＦＦ６の出力データとについての排他的論理和
をとる出力データ用検査ビット生成手段が構成される。
同様に、ＥＸ−ＯＲゲート１６とＥＸ−ＯＲゲート１７
とＥＸ−ＯＲゲート１８とから、ＦＦ７の出力データと
ＦＦ８の出力データとＦＦ９の出力データとＦＦ１０の
出力データとについての排他的論理和をとる出力データ
用検査ビット生成手段が構成される。なお、ＥＸ−ＯＲ
ゲート１１，１２，１３，１４，１５，１６，１７，１
８，１９，２０については、入力部と出力部とを識別す
るために、その出力部を黒丸で示している。また、フリ
ップフロップ３，４，５，６，７，８，９，１０，２
１，２２には、共通のクロック信号が与えられるものと
する。From the EX-OR gate 11, EX-OR gate 12, and EX-OR gate 15, the input data of FF3, the input data of FF4, the input data of FF5, and FF6
And an input data check bit generating means for calculating an exclusive OR of the input data with the input data. Similarly, EX-
From the OR gate 16, the EX-OR gate 17, and the EX-OR gate 20, an input data check for obtaining an exclusive OR of the input data of the FF 7, the input data of the FF 8, the input data of the FF 9, and the input data of the FF 10 Bit generation means is configured. The EX-OR gate 11 and E
From the X-OR gate 12 and the EX-OR gate 13, F
Output data check bit generation means for performing an exclusive OR operation on the output data of F3, the output data of FF4, the output data of FF5, and the output data of FF6 is configured.
Similarly, EX-OR gate 16 and EX-OR gate 17
The EX-OR gate 18 constitutes an output data check bit generation unit that performs an exclusive OR operation on the output data of the FF7, the output data of the FF8, the output data of the FF9, and the output data of the FF10. In addition, EX-OR
Gates 11, 12, 13, 14, 15, 16, 17, 1
Regarding 8, 19 and 20, the output units are indicated by black circles in order to distinguish between the input unit and the output unit. Also, flip-flops 3, 4, 5, 6, 7, 8, 9, 10, 2
It is assumed that a common clock signal is applied to the first and second clocks.
【００１９】次に動作について説明する。検査ビット保
持用ＦＦ２１は、ＦＦ３の入力データとＦＦ４の入力デ
ータとＦＦ５の入力データとＦＦ６の入力データとにつ
いての排他的論理和として与えられる入力データ用検査
ビットを入力する。これら論理演算対象の入力データの
なかで“１”の数が奇数であれば入力データ用検査ビッ
トとしてデータ“１”がＦＦ２１に入力され、“１”の
数が偶数であれば入力データ用検査ビットとしてデータ
“０”がＦＦ２１に入力される。また、ＥＸ−ＯＲゲー
ト１４の一方の入力部はＦＦ３の出力データとＦＦ４の
出力データとＦＦ５の出力データとＦＦ６の出力データ
とについての排他的論理和として与えられる出力データ
用検査ビットを入力し、ＥＸ−ＯＲゲート１４の他方の
入力部はＦＦ２１の出力データを入力する。Next, the operation will be described. The check bit holding FF 21 inputs an input data check bit given as an exclusive OR of the input data of the FF3, the input data of the FF4, the input data of the FF5, and the input data of the FF6. If the number of “1” is odd among these input data to be logically operated, data “1” is inputted to the FF 21 as an input data check bit, and if the number of “1” is even, the check for input data is performed. Data “0” is input to the FF 21 as a bit. One input of the EX-OR gate 14 receives an output data check bit given as an exclusive OR of the output data of FF3, the output data of FF4, the output data of FF5, and the output data of FF6. , EX-OR gate 14 receives the output data of FF 21.
【００２０】ここで、任意の時刻におけるＦＦ３の入力
データをＡ（“０”または“１”）、ＦＦ４の入力デー
タをＢ、ＦＦ５の入力データをＣ、ＦＦ６の入力データ
をＤとする。この際、検査ビット保持用ＦＦ２１の入力
データはＡとＢとＣとＤとについての排他的論理和とな
る。次に、各フリップフロップに共通に入力されるクロ
ック信号に立ち上がりまたは立ち下がりが生じると、こ
れをトリガとして各フリップフロップが入力データをラ
ッチする。ＦＦ３はデータＡをラッチし、ＦＦ４はデー
タＢをラッチし、ＦＦ５はデータＣをラッチし、ＦＦ６
はデータＤをラッチし、ＦＦ２１はＡとＢとＣとＤとに
ついての排他的論理和をラッチする。これにより、ＥＸ
−ＯＲゲート１４の一方の入力部はＡとＢとＣとＤとに
ついての排他的論理和を入力し、また他方の入力部もＡ
とＢとＣとＤとについての排他的論理和を入力するか
ら、ＥＸ−ＯＲゲート１４の出力部は“０”を出力す
る。なお、ＥＸ−ＯＲゲート１４から出力されるエラー
検出信号は“１”の際にアクティブとなるものとする。Here, the input data of FF3 at an arbitrary time is A ("0" or "1"), the input data of FF4 is B, the input data of FF5 is C, and the input data of FF6 is D. At this time, the input data of the check bit holding FF 21 is an exclusive OR of A, B, C, and D. Next, when a rising or falling occurs in the clock signal commonly input to each flip-flop, each flip-flop latches the input data using this as a trigger. FF3 latches data A, FF4 latches data B, FF5 latches data C, and FF6
Latches the data D, and the FF 21 latches the exclusive OR of A, B, C, and D. With this, EX
One input of the OR gate 14 inputs the exclusive OR of A, B, C and D, and the other input
, B, C, and D, the output of the EX-OR gate 14 outputs “0”. It is assumed that the error detection signal output from the EX-OR gate 14 becomes active when it is "1".
【００２１】ところで、上記トリガが発生した後にＦＦ
３，ＦＦ４，ＦＦ５，ＦＦ６のなかのいずれか１つのフ
リップフロップにシングルイベントアップセットが生じ
ると、ＥＸ−ＯＲゲートの一方の入力部に入力されるデ
ータすなわち出力データ用検査ビットの論理値が反転
し、ＥＸ−ＯＲ回路１４の出力部は“１”を出力して、
エラー検出信号はアクティブとなる。このように、シフ
トレジスタを構成するＦＦ３，ＦＦ４，ＦＦ５，ＦＦ６
にシングルイベントアップセットが生じない場合にはＥ
Ｘ−ＯＲゲート１４は“０”を出力し、シングルイベン
トアップセットが生じた場合にはＥＸ−ＯＲゲート１４
は“１”を出力するから、ＥＸ−ＯＲゲート１４は４つ
のフリップフロップから成るシフトレジスタのエラー検
出手段として機能する。なお、第２のデータ処理部２４
を構成する要素も第１のデータ処理部２３内の対応する
要素と同様に動作し、ＥＸ−ＯＲゲート１９はＦＦ７、
ＦＦ８、ＦＦ９、ＦＦ１０の４つのフリップフロップか
ら成るシフトレジスタのエラー検出手段として機能す
る。By the way, after the above trigger occurs, the FF
When a single event upset occurs in any one of the flip-flops 3, FF4, FF5, and FF6, the data input to one input portion of the EX-OR gate, that is, the logical value of the output data check bit is inverted. Then, the output unit of the EX-OR circuit 14 outputs “1”,
The error detection signal becomes active. Thus, FF3, FF4, FF5, FF6 constituting the shift register
E if no single event upset occurs
The X-OR gate 14 outputs “0”, and when a single event upset occurs, the EX-OR gate 14
Outputs "1", the EX-OR gate 14 functions as an error detecting means of a shift register including four flip-flops. The second data processing unit 24
Operate in the same manner as the corresponding elements in the first data processing unit 23, and the EX-OR gate 19
FF8, FF9, and FF10 function as error detection means for a shift register composed of four flip-flops.
【００２２】選択回路２５は、ＥＸ−ＯＲゲート１４か
ら出力されるエラー検出信号およびＥＸ−ＯＲゲート１
９から出力されるエラー検出信号を入力して、第１のデ
ータ処理部２３または第２のデータ処理部２４のいずれ
かにシングルイベントアップセットに起因するエラーが
生じている場合には、エラーの生じていないデータ処理
部からの出力データの取得を指示する選択信号を出力す
る。切り換え回路２６は、当該選択信号を入力して、エ
ラーの生じていないデータ処理部から出力されるデータ
を出力部２へ伝達する。The selection circuit 25 outputs the error detection signal output from the EX-OR gate 14 and the EX-OR gate 1
9 when the error caused by the single event upset occurs in either the first data processing unit 23 or the second data processing unit 24. It outputs a selection signal instructing acquisition of output data from the data processing unit that has not occurred. The switching circuit 26 receives the selection signal and transmits data output from the data processing unit in which no error has occurred to the output unit 2.
【００２３】以上のように、この実施の形態１によれ
ば、ＥＸ−ＯＲゲート１１，１２，１５（１６，１７，
２０）から構成されフリップフロップＦＦ３，ＦＦ４，
ＦＦ５，ＦＦ６（ＦＦ７，ＦＦ８，ＦＦ９，ＦＦ１０）
の入力データについての排他的論理和をとる入力データ
用検査ビット生成手段と、入力データ用検査ビットを入
力データとする検査ビット保持用ＦＦ２１（ＦＦ２２）
と、ＥＸ−ＯＲゲート１１，１２，１３（１６，１７，
１８）から構成されフリップフロップＦＦ３，ＦＦ４，
ＦＦ５，ＦＦ６（ＦＦ７，ＦＦ８，ＦＦ９，ＦＦ１０）
の出力データについての排他的論理和をとる出力データ
用検査ビット生成手段と、検査ビット保持用ＦＦ２１
（ＦＦ２２）の出力データと出力データ用検査ビット生
成手段の出力部に該当するＥＸ−ＯＲゲート１３（ＥＸ
−ＯＲゲート１８）の出力データとを比較して異なる場
合にはエラーの発生を示すデータ“１”を出力するＥＸ
−ＯＲゲート１４（ＥＸ−ＯＲゲート１９）と、ＥＸ−
ＯＲゲート１４からのエラー検出信号およびＥＸ−ＯＲ
ゲート１９からのエラー検出信号を入力して選択信号を
出力する選択回路２５と、選択信号に基づいてエラーの
生じていないデータ処理部からの出力データを出力する
切り換え回路２６とを備えるように構成したので、フリ
ップフロップのいずれか１つにシングルイベントアップ
セットが発生すると、当該シングルイベントアップセッ
トの発生したフリップフロップが含まれるデータ処理部
から出力されるエラー検出信号がアクティブとなって、
エラーの生じていないデータ処理部からの出力データが
出力部２へ出力されるから、シングルイベントアップセ
ットの発生を補償できるという効果を奏する。また、シ
ングルイベントアップセットを補償するために、データ
処理等を実施するデータ処理部を２つ設けているのみ
で、冗長性のレベルを３重から２重へと下げることで、
シングルイベントアップセット補償回路の半導体装置上
における占有面積を低減することができるという効果を
奏する。さらに、上記シングルイベントアップセット補
償回路については、データ処理を実施するデータ処理部
内に設けられるフリップフリップに係る接続形態につい
て何ら制約がないので、種々の回路に汎用的に適用する
ことができて、設計の効率化に寄与するという効果を奏
する。As described above, according to the first embodiment, the EX-OR gates 11, 12, 15 (16, 17,
20) and the flip-flops FF3, FF4
FF5, FF6 (FF7, FF8, FF9, FF10)
Input data check bit generation means for calculating the exclusive OR of the input data, and a check bit holding FF 21 (FF22) using the input data check bit as input data
And EX-OR gates 11, 12, 13 (16, 17,
18) and the flip-flops FF3, FF4
FF5, FF6 (FF7, FF8, FF9, FF10)
Output data check bit generating means for calculating an exclusive OR of the output data of
The EX-OR gate 13 (EX) corresponding to the output data of the (FF22) and the output section of the output data check bit generation means.
EX outputs data "1" indicating the occurrence of an error when the data is different from the output data of the OR gate 18).
-OR gate 14 (EX-OR gate 19) and EX-
Error detection signal from OR gate 14 and EX-OR
A configuration is provided that includes a selection circuit 25 that inputs an error detection signal from the gate 19 and outputs a selection signal, and a switching circuit 26 that outputs output data from a data processing unit in which no error has occurred based on the selection signal. Therefore, when a single event upset occurs in any one of the flip-flops, the error detection signal output from the data processing unit including the flip-flop in which the single event upset has occurred becomes active,
Since the output data from the data processing unit where no error occurs is output to the output unit 2, it is possible to compensate for the occurrence of the single event upset. Also, in order to compensate for a single event upset, only two data processing units for performing data processing and the like are provided, and by lowering the redundancy level from triple to double,
This has the effect of reducing the area occupied by the single event upset compensation circuit on the semiconductor device. Furthermore, the single-event upset compensation circuit has no restrictions on the connection configuration related to the flip-flop provided in the data processing unit that performs the data processing, and can be generally applied to various circuits. This has the effect of contributing to efficient design.
【００２４】なお、この発明の実施の形態１では４ビッ
トのシフトレジスタに係るシングルイベントアップセッ
ト補償回路を例にして発明を開示しているが、データ処
理部内におけるフリップフロップの組み合せはこのよう
な形態に限定されるものではなく、所望のデータ処理を
実現する任意の回路構成を実現するフリップフロップの
種々の接続形態に対して本願発明を適用することが可能
であり、以降の実施の形態においても同様であることに
留意されたい。Although the first embodiment of the present invention discloses an example of a single event upset compensating circuit relating to a 4-bit shift register, the combination of flip-flops in the data processing unit is described in the above. The present invention is not limited to the form, and the present invention can be applied to various connection forms of flip-flops that realize an arbitrary circuit configuration that realizes desired data processing. Note that this is also the case.
【００２５】実施の形態２．図２は、この発明の実施の
形態２によるシングルイベントアップセット補償回路の
構成を示す回路図である。図２において、図１と同一符
号は同一または相当部分を示すのでその説明を省略す
る。３１，３２，３３，３４，３５，３６は検査ビット
保持用のフリップフロップ、３７はＦＦ３１、ＦＦ３２
およびＦＦ３３から出力されるデータを入力して多いほ
うのデータ（“０”または“１”）を出力する多数決回
路、３８はＦＦ３４、ＦＦ３５およびＦＦ３６から出力
されるデータを入力して多いほうのデータを出力する多
数決回路である。Embodiment 2 FIG. 2 is a circuit diagram showing a configuration of a single event upset compensation circuit according to Embodiment 2 of the present invention. 2, the same reference numerals as those in FIG. 1 denote the same or corresponding parts, and a description thereof will not be repeated. 31, 32, 33, 34, 35, and 36 are flip-flops for holding check bits, and 37 is FF31 and FF32.
And a majority circuit that inputs the data output from the FF 33 and outputs the larger data (“0” or “1”), and the input circuit 38 receives the data output from the FFs 34, FF35 and FF36 and outputs the larger data. Output from the majority circuit.
【００２６】次に動作について説明する。なお、ＦＦ
３、ＦＦ４、ＦＦ５、ＦＦ６、ＦＦ７、ＦＦ８、ＦＦ
９、ＦＦ１０のなかのいずれか１つのフリップフロップ
にシングルイベントアップセットが発生した場合の基本
的な補償動作については、既に実施の形態１において説
明済みであるので、その説明を省略する。Next, the operation will be described. Note that FF
3, FF4, FF5, FF6, FF7, FF8, FF
The basic compensation operation when a single event upset occurs in any one of the flip-flops 9 and FF10 has already been described in the first embodiment, and a description thereof will be omitted.
【００２７】ＦＦ３１、ＦＦ３２およびＦＦ３３は、入
力されるクロック信号の立ち上がりまたは立ち下がりを
トリガとして、ＦＦ３、ＦＦ４、ＦＦ５およびＦＦ６の
入力データについての排他的論理和として与えられる入
力データ用検査ビットをラッチして保持する。多数決回
路３７は、ＦＦ３１、ＦＦ３２およびＦＦ３３の出力デ
ータをそれぞれ入力して、多いほうのデータを出力す
る。The FF31, FF32 and FF33 latch the input data check bits given as exclusive OR of the input data of FF3, FF4, FF5 and FF6, triggered by the rise or fall of the input clock signal. And hold. The majority circuit 37 receives the output data of the FF31, FF32, and FF33, and outputs the larger data.
【００２８】ＦＦ３１、ＦＦ３２およびＦＦ３３が入力
データ用検査ビットをラッチした後に、放射線等の影響
によりＦＦ３１、ＦＦ３２およびＦＦ３３のなかのいず
れか１つのフリップフロップにシングルイベントアップ
セットが発生して論理値の反転が生じても、他の２つの
フリップフロップは正しいデータを保持しているので、
多数決回路３７は正しいデータを出力するから、検査ビ
ット保持用フリップフロップに発生するシングルイベン
トアップセットを補償することができる。なお、第２の
データ処理部２４に設けられたＦＦ３４、ＦＦ３５、Ｆ
Ｆ３６および多数決回路３８も上記と同様に動作する。After the FF31, FF32 and FF33 latch the input data check bit, a single event upset occurs in any one of the FF31, FF32 and FF33 due to radiation or the like, and the logical value of Even if the inversion occurs, the other two flip-flops hold the correct data,
Since the majority circuit 37 outputs correct data, it is possible to compensate for a single event upset generated in the check bit holding flip-flop. Note that FF34, FF35, F
F36 and majority circuit 38 operate in the same manner as described above.
【００２９】以上のように、この実施の形態２によれ
ば、入力データ用検査ビットをラッチして保持するため
の検査ビット保持手段を３つのフリップフロップＦＦ３
１、ＦＦ３２およびＦＦ３３（ＦＦ３４、ＦＦ３５およ
びＦＦ３６）と多数決回路３７（多数決回路３８）とを
有して構成するようにしたので、検査ビット保持用フリ
ップフロップにシングルイベントアップセットが発生し
ても当該シングルイベントアップセットを補償すること
ができるから、回路の信頼性をより向上することができ
るという効果を奏する。As described above, according to the second embodiment, the check bit holding means for latching and holding the input data check bit is provided by the three flip-flops FF3
1, since it is configured to include the FF32 and FF33 (FF34, FF35 and FF36) and the majority circuit 37 (majority circuit 38), even if a single event upset occurs in the check bit holding flip-flop, Since the single event upset can be compensated, there is an effect that the reliability of the circuit can be further improved.
【００３０】実施の形態３．図３は、この発明の実施の
形態３によるシングルイベントアップセット補償回路の
構成を示す回路図である。図３において、４１は入力
部、４２は出力部、４３，４４，４５，４６は共通のク
ロック信号に基づいて入力データをラッチして出力する
フリップフロップ、４７は１ビット誤り訂正・２ビット
誤り検出を実施するエラー訂正回路（エラー訂正手
段）、４８は２ビット誤り検出信号出力部である。ＦＦ
４３、ＦＦ４４、ＦＦ４５およびＦＦ４６は４ビットの
シフトレジスタを構成するように配置されている。ま
た、エラー訂正回路４７は、メモリ制御回路内のＥＣＣ
回路と類似の構成を有しており、各フリップフロップの
入力部に接続されＦＦ４３の入力データ、ＦＦ４４の入
力データ、ＦＦ４５の入力データおよびＦＦ４６の入力
データから例えば拡大ハミングコードのような１ビット
誤り訂正・２ビット誤り検出を実施するための検査ビッ
ト列を生成する検査ビット列生成部と、当該検査ビット
列生成部により生成された検査ビット列をＦＦ４３等と
共通のトリガに基づいてラッチして保持する検査ビット
列保持部と、各フリップフロップの出力部、および回路
構成上当該出力部からの出力データが出力されるべき回
路素子（次段のフリップフロップの入力部または出力部
４２）に接続され、検査ビット列保持部に保持された検
査ビット列に基づいてＦＦ４３の出力データ、ＦＦ４４
の出力データ、ＦＦ４５の出力データおよびＦＦ４６の
出力データについて１ビット誤り訂正・２ビット誤り検
出を実施して、それぞれＦＦ４４の入力データ、ＦＦ４
５の入力データ、ＦＦ４６の入力データ、出力部４２へ
の出力データとして出力するとともに、エラーが２ビッ
ト以上の場合には２ビット誤り検出信号出力部４８から
出力される２ビット誤り検出信号をアクティブにする誤
り訂正・検出部とを有して構成されている。Embodiment 3 FIG. 3 is a circuit diagram showing a configuration of a single event upset compensation circuit according to Embodiment 3 of the present invention. 3, reference numeral 41 denotes an input unit, 42 denotes an output unit, 43, 44, 45, and 46 denote flip-flops that latch and output input data based on a common clock signal, and 47 denotes a one-bit error correction / two-bit error. An error correction circuit (error correction means) 48 for performing detection is a 2-bit error detection signal output unit. FF
43, FF44, FF45 and FF46 are arranged to form a 4-bit shift register. Further, the error correction circuit 47 has an ECC in the memory control circuit.
It has a configuration similar to that of the circuit, and is connected to the input section of each flip-flop and outputs a 1-bit error such as an expanded Hamming code from the input data of the FF43, the input data of the FF44, the input data of the FF45, and the input data of the FF46. A check bit string generator for generating a check bit string for performing correction and 2-bit error detection, and a check bit string for latching and holding the check bit string generated by the check bit string generator based on a common trigger with the FF43 or the like A holding unit, an output unit of each flip-flop, and a circuit element (an input unit or an output unit 42 of the next-stage flip-flop) to which output data from the output unit is to be output due to the circuit configuration, and hold a check bit string. Output data of the FF 43 based on the check bit string held in the
1-bit error correction and 2-bit error detection are performed on the output data of the FF45, the output data of the FF45, and the output data of the FF46, and the input data of the FF44 and the FF4, respectively.
5 is output as input data of the FF 46, input data of the FF 46, and output data to the output unit 42. When the error is 2 bits or more, the 2-bit error detection signal output from the 2-bit error detection signal output unit 48 is activated. And an error correction / detection unit.
【００３１】次に動作について説明する。任意の時刻に
おけるＦＦ４３の入力データをＡ（“０”または
“１”）、ＦＦ４４の入力データをＢ、ＦＦ４５の入力
データをＣ、ＦＦ４６の入力データをＤとする。この
際、エラー訂正回路４７の検査ビット列生成部は、デー
タＡ，Ｂ，Ｃ，Ｄについて１ビット誤り訂正・２ビット
誤り検出を実施するための検査ビット列を生成する。次
に、各フリップフロップに共通に入力されるクロック信
号に立ち上がりまたは立ち下がりが生じると、これをト
リガとして、ＦＦ４３はデータＡをラッチし、ＦＦ４４
はデータＢをラッチし、ＦＦ４５はデータＣをラッチ
し、ＦＦ４６はデータＤをラッチするとともに、エラー
訂正回路４７の検査ビット列保持部は上記検査ビット列
生成部により生成された検査ビット列をラッチして保持
する。エラー訂正回路４７の誤り訂正・検出部は、ＦＦ
４３の出力データ、ＦＦ４４の出力データ、ＦＦ４５の
出力データおよびＦＦ４６の出力データを入力して、デ
ータＡ，Ｂ，Ｃ，Ｄについて生成された検査ビット列を
基にして１ビット誤り訂正・２ビット誤り検出を実施
し、それぞれＦＦ４４の入力データ、ＦＦ４５の入力デ
ータ、ＦＦ４６の入力データおよび出力部４２への出力
データとして出力する。エラー訂正回路４７の上記のよ
うな動作により、ＦＦ４３、ＦＦ４４、ＦＦ４５および
ＦＦ４６は４ビットのシフトレジスタとして機能する。Next, the operation will be described. A (“0” or “1”) is input data of the FF 43 at any time, B is input data of the FF 44, C is input data of the FF 45, and D is input data of the FF 46. At this time, the check bit string generation unit of the error correction circuit 47 generates a check bit string for performing one-bit error correction and two-bit error detection on the data A, B, C, and D. Next, when a rising or falling occurs in the clock signal that is commonly input to each flip-flop, the FF 43 latches the data A and uses this as a trigger to cause the FF 44 to latch.
Latches data B, FF 45 latches data C, FF 46 latches data D, and the check bit string holding unit of the error correction circuit 47 latches and holds the check bit string generated by the check bit string generation unit. I do. The error correction / detection unit of the error correction circuit 47
43, the output data of the FF44, the output data of the FF45, and the output data of the FF46 are input, and a one-bit error correction / two-bit error is generated based on the check bit strings generated for the data A, B, C, and D. Detection is performed and output as input data of the FF 44, input data of the FF 45, input data of the FF 46, and output data to the output unit 42, respectively. By the above-described operation of the error correction circuit 47, the FFs 43, FF44, FF45, and FF 46 function as 4-bit shift registers.
【００３２】上記トリガが発生した後に、ＦＦ４３、Ｆ
Ｆ４４、ＦＦ４５、ＦＦ４６のなかのいずれか１つのフ
リップフロップにシングルイベントアップセットが発生
すると、シングルイベントアップセットが生じたフリッ
プフロップの出力データの論理値は反転するが、エラー
訂正回路４７の誤り訂正・検出部が検査ビット列に基づ
いて当該フリップフロップの出力データに係るエラーを
訂正して、即座に訂正された正しいデータを当該出力デ
ータが出力されるべき次段のフリップフロップの入力部
または出力部４２へ出力するので、シングルイベントア
ップセットの発生を補償することができる。なお、時間
的に隣接する任意の２つのトリガ（クロック信号の立ち
上がりまたは立ち下がり）間において、２つのフリップ
フロップにシングルイベントアップセットが発生する
と、エラー訂正不能となり、２ビット誤り検出信号がア
クティブとなる。After the trigger is generated, the FF 43, F
When a single-event upset occurs in any one of the flip-flops F44, FF45, and FF46, the logical value of the output data of the flip-flop in which the single-event upset has occurred is inverted. An input section or an output section of a next-stage flip-flop to which the output data is to be output, wherein the detection section corrects an error relating to the output data of the flip-flop based on the check bit string, and outputs the corrected data immediately; Since the signal is output to 42, the occurrence of a single event upset can be compensated. If a single event upset occurs in two flip-flops between any two temporally adjacent triggers (rising or falling of the clock signal), error correction becomes impossible and the two-bit error detection signal becomes active. Become.
【００３３】以上のように、この実施の形態３によれ
ば、ＦＦ４３、ＦＦ４４、ＦＦ４５、ＦＦ４６の入力部
に接続されてこれらのフリップフロップの入力データに
係る１ビット誤り訂正・２ビット誤り検出を実施するた
めの検査ビット列を生成する検査ビット列生成部と、検
査ビット列生成部により生成された検査ビット列をＦＦ
４３等と共通のトリガに基づいてラッチして保持する検
査ビット列保持部と、ＦＦ４３、ＦＦ４４、ＦＦ４５、
ＦＦ４６の出力部およびこれらフリップフロップからの
出力データが出力されるべきそれぞれの回路素子に接続
されて、検査ビット列に基づいてフリップフロップの出
力データに係るエラーを訂正して正しいデータを対応す
る回路素子に出力する誤り訂正・検出部とを有して構成
されるエラー訂正回路４７を備えるように構成したの
で、フリップフロップのいずれか１つにシングルイベン
トアップセットが発生しても、誤り訂正・検出部が検査
ビット列に基づいてシングルイベントアップセットが発
生したフリップフロップの出力データを即座に訂正して
正しいデータを当該出力データが出力されるべき回路素
子へ出力するので、シングルイベントアップセットの発
生を補償できるという効果を奏する。また、シングルイ
ベントアップセットを補償するために、同一のデータ処
理機能を実現するデータ処理部を２つ以上設けるような
冗長的構成を採用してはいないので、シングルイベント
アップセット補償回路の半導体装置上における占有面積
を低減することができるという効果を奏する。さらに、
上記シングルイベントアップセット補償回路について
は、所定のデータ処理を実施するデータ処理部内に設け
られるフリップフロップに係る接続形態について何ら制
約がないので、種々の回路に汎用的に適用することがで
きて、設計の効率化に寄与するという効果を奏する。As described above, according to the third embodiment, the 1-bit error correction and 2-bit error detection relating to the input data of the flip-flops are connected to the input sections of the FFs 43, FF44, FF45, and FF46. A check bit string generation unit for generating a check bit string to be implemented, and a check bit string generated by the check bit string generation unit
A check bit string holding unit that latches and holds based on a common trigger with 43, etc., and FF43, FF44, FF45,
The output section of the FF 46 and the respective circuit elements to which the output data from the flip-flops are to be output, and corrects the error relating to the output data of the flip-flops based on the check bit string and corrects the corresponding data. Is provided with an error correction circuit 47 having an error correction / detection unit for outputting the error correction / detection signal even if a single event upset occurs in any one of the flip-flops. The unit immediately corrects the output data of the flip-flop in which the single event upset has occurred based on the check bit string and outputs the correct data to the circuit element to which the output data is to be output. This has the effect of compensating. Further, since a redundant configuration in which two or more data processing units for realizing the same data processing function are provided to compensate for the single event upset is not adopted, the semiconductor device of the single event upset compensation circuit is not used. There is an effect that the occupied area on the top can be reduced. further,
Regarding the single event upset compensation circuit, since there is no restriction on the connection form of the flip-flop provided in the data processing unit that performs the predetermined data processing, it can be applied to various circuits in general, This has the effect of contributing to efficient design.
【００３４】実施の形態４．図４は、この発明の実施の
形態４によるシングルイベントアップセット補償回路の
構成を示す回路図である。図４において、図３と同一符
号は同一または相当部分を示すのでその説明を省略す
る。５１，５２，５３はそれぞれ並列に接続されたフリ
ップフロップ、５４はＦＦ５１、ＦＦ５２およびＦＦ５
３の出力データを入力して入力された３つのデータにつ
いて多いほうのデータ（データ“０”またはデータ
“１”）を出力する多数決回路である。Embodiment 4 FIG. 4 is a circuit diagram showing a configuration of a single event upset compensation circuit according to Embodiment 4 of the present invention. 4, the same reference numerals as those in FIG. 3 denote the same or corresponding parts, and a description thereof will not be repeated. Flip-flops 51, 52 and 53 are respectively connected in parallel, and 54 is FF51, FF52 and FF5.
This is a majority circuit that inputs three output data and outputs the larger of the three input data (data “0” or data “1”).
【００３５】次に、この実施の形態４によるシングルイ
ベントアップセット補償回路の特徴を明確にするため
に、実施の形態３によるシングルイベントアップセット
補償回路との差異について説明する。図３に示されるシ
ングルイベントアップセット補償回路において、出力デ
ータを出力部４２へ出力すべきＦＦ４６にシングルイベ
ントアップセットが発生すると、エラー訂正回路４７に
よりエラー訂正が実施されて正しいデータが出力部４２
へ出力される。然るに、エラー訂正に係る遅延時間に起
因して、出力部４２に与えられるデータにパルス状のノ
イズが生じる現象すなわちデータハザードが発生する。
出力部４２が半導体装置の外部端子に相当するような場
合には、通常このようなデータハザードを許容すること
はできない。したがって、このようなデータハザードを
防止するために、この実施の形態４では出力部に接続さ
れるフリップフロップについて３重の冗長化がなされて
いる。Next, in order to clarify the features of the single event upset compensation circuit according to the fourth embodiment, differences from the single event upset compensation circuit according to the third embodiment will be described. In the single event upset compensation circuit shown in FIG. 3, when a single event upset occurs in the FF 46 to which output data is to be output to the output unit 42, error correction is performed by the error correction circuit 47 and correct data is output.
Output to However, a phenomenon in which pulse-like noise occurs in data supplied to the output unit 42, that is, a data hazard occurs due to the delay time related to the error correction.
When the output unit 42 corresponds to an external terminal of a semiconductor device, such a data hazard cannot usually be tolerated. Therefore, in order to prevent such a data hazard, in the fourth embodiment, the flip-flop connected to the output unit is triple-redundant.
【００３６】次に動作について説明する。なお、ＦＦ４
３、ＦＦ４４、ＦＦ４５およびエラー訂正回路４７など
に係る動作は実施の形態３で説明済みであるので、ここ
では実施の形態４によるシングルイベントアップセット
補償回路に特有の動作について説明する。ＦＦ５１、Ｆ
Ｆ５２およびＦＦ５３がデータをラッチして保持した後
に、放射線等の影響によりいずれか１つのフリップフロ
ップにシングルイベントアップセットが発生して論理値
の反転が生じても、他の２つのフリップフロップは正し
いデータを保持しているので、多数決回路５４は正しい
データを常時出力部４２へ出力するから、シングルイベ
ントアップセットの発生を補償できるとともに、出力部
４２におけるデータハザードの発生を防止できる。Next, the operation will be described. Note that FF4
The operations related to the third, FF44, FF45, error correction circuit 47, and the like have already been described in the third embodiment, and therefore, operations specific to the single event upset compensation circuit according to the fourth embodiment will be described here. FF51, F
After the F52 and FF53 latch and hold the data, even if a single event upset occurs in one of the flip-flops due to radiation or the like and the logical value is inverted, the other two flip-flops are correct. Since the data is held, the majority circuit 54 always outputs correct data to the output unit 42, so that the occurrence of a single event upset can be compensated and the occurrence of a data hazard at the output unit 42 can be prevented.
【００３７】以上のように、この実施の形態４によれ
ば、出力部４２に接続されるデータ保持手段をそれぞれ
並列に接続される３つのフリップフロップＦＦ５１、Ｆ
Ｆ５２およびＦＦ５３と多数決回路５４とを有して構成
されるようにしたので、ＦＦ５１、ＦＦ５２およびＦＦ
５３のなかのいずれか１つのフリップフロップにシング
ルイベントアップセットが発生しても当該シングルイベ
ントアップセットを補償できるとともに、多数決回路５
４は正しいデータを常時出力部４２へ出力するから、出
力部４２におけるデータハザードを防止することができ
るという効果を奏する。As described above, according to the fourth embodiment, the data holding means connected to the output unit 42 is connected to the three flip-flops FF51, FF
F52 and FF53 and majority circuit 54, so that FF51, FF52 and FF
Even if a single event upset occurs in any one of the flip-flops 53, the single event upset can be compensated for, and the majority decision circuit 5
4 always outputs correct data to the output unit 42, and thus has the effect of preventing data hazard at the output unit 42.
【００３８】実施の形態５．図５は、この発明の実施の
形態５によるシングルイベントアップセット補償回路の
構成を示す回路図である。図５において、６１は入力
部、６２は出力部、６３は第１のデータ処理部、６４は
第２のデータ処理部である。第１のデータ処理部６３は
ＦＦ４３ａ、ＦＦ４４ａ、ＦＦ４５ａ、ＦＦ４６ａ、エ
ラー訂正回路（エラー訂正手段）４７ａおよび２ビット
誤り検出信号出力部４８ａを有して構成され、第２のデ
ータ処理部６４はＦＦ４３ｂ、ＦＦ４４ｂ、ＦＦ４５
ｂ、ＦＦ４６ｂ、エラー訂正回路（エラー訂正手段）４
７ｂおよび２ビット誤り検出信号出力部４８ｂを有して
構成されている。第１のデータ処理部６３および第２の
データ処理部６４は共に図３に示された回路と同一の回
路構成および機能を有するものであり、第１のデータ処
理部６３に係る構成要素および第２のデータ処理部６４
に係る構成要素も図３に示される回路内の対応する構成
要素と同一または相当するものとして与えられるもので
ある。また、６５は第１のデータ処理部６３からの２ビ
ット誤り検出信号および第２のデータ処理部６４からの
２ビット誤り検出信号を入力して第１のデータ処理部６
３または第２のデータ処理部６４のいずれから出力され
るデータを出力部６２へ出力するかを指示する選択信号
を出力する選択回路（選択手段）、６６は選択回路６５
から出力される選択信号に応じて第１のデータ処理部６
３または第２のデータ処理部６４のいずれか一方から出
力されるデータを出力部６２へ出力する切り換え回路
（切り換え手段）である。Embodiment 5 FIG. 5 is a circuit diagram showing a configuration of a single event upset compensation circuit according to Embodiment 5 of the present invention. In FIG. 5, reference numeral 61 denotes an input unit, 62 denotes an output unit, 63 denotes a first data processing unit, and 64 denotes a second data processing unit. The first data processing unit 63 includes an FF 43a, an FF 44a, an FF 45a, an FF 46a, an error correction circuit (error correction means) 47a, and a 2-bit error detection signal output unit 48a, and the second data processing unit 64 includes an FF 43b , FF44b, FF45
b, FF 46b, error correction circuit (error correction means) 4
7b and a 2-bit error detection signal output section 48b. Each of the first data processing unit 63 and the second data processing unit 64 has the same circuit configuration and function as the circuit shown in FIG. 2 data processing unit 64
Are also given as being the same as or corresponding to the corresponding components in the circuit shown in FIG. The first data processing unit 6 receives the two-bit error detection signal from the first data processing unit 63 and the two-bit error detection signal from the second data processing unit 64.
A selection circuit (selection means) for outputting a selection signal for instructing which of the third and second data processing units 64 to output data to the output unit 62;
Data processing unit 6 according to the selection signal output from
A switching circuit (switching means) for outputting data output from one of the third data processing unit 64 and the second data processing unit 64 to the output unit 62;
【００３９】次に動作について説明する。なお、第１の
データ処理部６３および第２のデータ処理部６４に係る
動作は実施の形態３で説明済みであるので、ここでは実
施の形態５によるシングルイベントアップセット補償回
路に特有の動作について説明する。Next, the operation will be described. Since the operations relating to the first data processing unit 63 and the second data processing unit 64 have been described in the third embodiment, here, the operation specific to the single event upset compensation circuit according to the fifth embodiment will be described. explain.
【００４０】時間的に隣接する任意の２つのトリガ間に
おいて、ＦＦ４３ａ、ＦＦ４４ａ、ＦＦ４５ａ、ＦＦ４
６ａのなかで２つのフリップフロップにシングルイベン
トアップセットが発生すると、エラー訂正回路４７ａに
よるエラー訂正が不能となって２ビット誤り検出信号出
力部４８ａから出力される２ビット誤り検出信号がアク
ティブとなる。また、時間的に隣接する任意の２つのト
リガ間において、ＦＦ４３ｂ、ＦＦ４４ｂ、ＦＦ４５
ｂ、ＦＦ４６ｂのなかで２つのフリップフロップにシン
グルイベントアップセットが発生すると、エラー訂正回
路４７ｂによるエラー訂正が不能となって２ビット誤り
検出信号出力部４８ｂから出力される２ビット誤り検出
信号がアクティブとなる。選択回路６５は、２ビット誤
り検出信号出力部４８ａから出力される２ビット誤り検
出信号および２ビット誤り検出信号出力部４８ｂから出
力される２ビット誤り検出信号を入力して、第１のデー
タ処理部６３または第２のデータ処理部６４のいずれか
にシングルイベントアップセットに起因して訂正不能な
エラーが生じている場合には、エラー訂正不能となって
いないデータ処理部からの出力データの取得を指示する
選択信号を出力する。切り換え回路６６は、当該選択信
号を入力して、エラー訂正不能となっていないデータ処
理部から出力されるデータを出力部６２へ伝達する。Between any two temporally adjacent triggers, FF43a, FF44a, FF45a, FF4
When a single event upset occurs in two flip-flops in 6a, error correction by the error correction circuit 47a becomes impossible, and the 2-bit error detection signal output from the 2-bit error detection signal output section 48a becomes active. . Further, between any two triggers that are temporally adjacent to each other, the FF 43b, the FF 44b, and the FF 45
b, when a single event upset occurs in two flip-flops in the FF 46b, error correction by the error correction circuit 47b becomes impossible, and the 2-bit error detection signal output from the 2-bit error detection signal output unit 48b becomes active. Becomes The selection circuit 65 receives the two-bit error detection signal output from the two-bit error detection signal output part 48a and the two-bit error detection signal output from the two-bit error detection signal output part 48b, and performs the first data processing. When an uncorrectable error has occurred in either the unit 63 or the second data processing unit 64 due to the single event upset, obtaining output data from the data processing unit that is not error-correctable Is output. The switching circuit 66 receives the selection signal and transmits data output from the data processing unit that is not error-correctable to the output unit 62.
【００４１】以上のように、この実施の形態５によれ
ば、ＦＦ４３ａ、ＦＦ４４ａ、ＦＦ４５ａ、ＦＦ４６
ａ、エラー訂正回路４７ａおよび２ビット誤り検出信号
出力部４８ａを有して構成される第１のデータ処理部６
３と、ＦＦ４３ｂ、ＦＦ４４ｂ、ＦＦ４５ｂ、ＦＦ４６
ｂ、エラー訂正回路４７ｂおよび２ビット誤り検出信号
出力部４８ｂを有して構成される第２のデータ処理部６
４と、第１のデータ処理部６３からの２ビット誤り検出
信号および第２のデータ処理部６４からの２ビット誤り
検出信号を入力して選択信号を出力する選択回路６５
と、選択信号に基づいてエラー訂正不能となっていない
データ処理部からの出力データを出力する切り換え回路
６６とを備えるように構成したので、データ処理部６３
またはデータ処理部６４において同時に２つのフリップ
フロップにシングルイベントアップセットが発生する
と、これによりエラー訂正不能となったデータ処理部か
ら出力される２ビット誤り検出信号がアクティブとなっ
て、エラー訂正不能となっていないデータ処理部からの
出力データが出力部６２へ出力されるから、同時に２つ
のフリップフロップに発生するシングルイベントアップ
セットを補償することができて、シングルイベントアッ
プセットに対する耐性をより向上することができるとい
う効果を奏する。また、シングルイベントアップセット
を補償するために、データ処理等を実施するデータ処理
部を２つ設けているのみで、冗長性のレベルを３重から
２重へと下げることで、シングルイベントアップセット
補償回路の半導体装置上における占有面積を低減するこ
とができるという効果を奏する。さらに、上記シングル
イベントアップセット補償回路については、所定のデー
タ処理を実施するデータ処理部内に設けられるフリップ
フロップに係る接続形態について何ら制約がないので、
種々の回路に汎用的に適用することができて、設計の効
率化に寄与するという効果を奏する。As described above, according to the fifth embodiment, the FFs 43a, FF44a, FF45a, FF46
a, a first data processing unit 6 including an error correction circuit 47a and a 2-bit error detection signal output unit 48a
3, FF43b, FF44b, FF45b, FF46
b, a second data processing unit 6 including an error correction circuit 47b and a 2-bit error detection signal output unit 48b
4 and a selection circuit 65 that inputs a 2-bit error detection signal from the first data processing unit 63 and a 2-bit error detection signal from the second data processing unit 64 and outputs a selection signal
And a switching circuit 66 for outputting output data from a data processing unit which is not error-correctable based on the selection signal.
Alternatively, when a single event upset occurs in two flip-flops at the same time in the data processing unit 64, the 2-bit error detection signal output from the data processing unit that has become uncorrectable becomes active, and the error correction becomes impossible. Since the output data from the data processing unit that has not been output is output to the output unit 62, it is possible to compensate for a single event upset occurring in two flip-flops at the same time, thereby further improving the resistance to the single event upset. It has the effect of being able to do so. Also, in order to compensate for the single event upset, only two data processing units for performing data processing and the like are provided, and the level of redundancy is reduced from triple to double, so that the single event upset is reduced. This has the effect that the area occupied by the compensation circuit on the semiconductor device can be reduced. Furthermore, since the single-event upset compensation circuit has no restriction on the connection form of the flip-flop provided in the data processing unit that performs the predetermined data processing,
The present invention can be applied to various circuits for general use, and has an effect of contributing to design efficiency.
【００４２】[0042]
【発明の効果】以上のように、この発明によれば、１ま
たは複数のフリップフロップと、それぞれのフリップフ
ロップの入力データに対して所定の論理演算を適用して
検査ビットを生成する入力データ用検査ビット生成手段
と、当該入力データ用検査ビットを入力データとして上
記フリップフロップと共通のトリガに基づいて入力デー
タ用検査ビットをラッチして保持する検査ビット保持手
段と、それぞれのフリップフロップの出力データに対し
て入力データに適用したのと同じ所定の論理演算を適用
して検査ビットを生成する出力データ用検査ビット生成
手段と、検査ビット保持手段の出力データと出力データ
用検査ビット生成手段の出力データとを比較して異なる
場合にアクティブとなるエラー検出信号を出力するエラ
ー検出手段とを有してそれぞれ構成される第１のデータ
処理部および第２のデータ処理部と、第１のデータ処理
部から出力されるエラー検出信号および第２のデータ処
理部から出力されるエラー検出信号を入力してエラーの
生じていないデータ処理部からの出力データの取得を指
示する選択信号を出力する選択手段と、第１のデータ処
理部から出力されるデータおよび第２のデータ処理部か
ら出力されるデータを入力して選択信号に基づいてエラ
ーの生じていないデータ処理部からの出力データを出力
する切り換え手段とを備えるように構成したので、エラ
ー検出手段において検査ビット保持手段の出力データと
出力データ用検査ビットとを比較することでデータ処理
部内のいずれか１つのフリップフロップに発生したシン
グルイベントアップセットを検出することができ、選択
手段および切り換え手段を用いてエラーの生じていない
データ処理部からの出力データを出力することができる
から、シングルイベントアップセットの発生を補償する
ことができるという効果を奏する。また、シングルイベ
ントアップセットを補償するために、データ処理等を実
施するデータ処理部を２つ設けているのみであるから、
冗長性のレベルを３重から２重へと下げることで、シン
グルイベントアップセット補償回路の半導体装置上にお
ける占有面積を低減することができるという効果を奏す
る。さらに、上記シングルイベントアップセット補償回
路については、データ処理を実施するデータ処理部内に
設けられるフリップフロップに係る接続形態について何
ら制約がないので、種々の回路に汎用的に適用すること
ができて、設計の効率化に寄与することができるという
効果を奏する。As described above, according to the present invention, one or a plurality of flip-flops and input data for generating check bits by applying a predetermined logical operation to input data of each flip-flop. Check bit generation means, check bit holding means for latching and holding input data check bits based on the trigger common to the flip-flop using the input data check bits as input data, and output data of each flip-flop Output data check bit generation means for generating check bits by applying the same predetermined logical operation as applied to the input data, output data of the check bit holding means, and output of the output data check bit generation means Error detection means for outputting an error detection signal that becomes active when the data is different from the data. A first data processing unit and a second data processing unit configured respectively, and an error detection signal output from the first data processing unit and an error detection signal output from the second data processing unit. Means for outputting a selection signal for instructing acquisition of output data from a data processing unit free from errors, data output from the first data processing unit, and data output from the second data processing unit And a switching means for outputting the output data from the data processing unit in which no error has occurred based on the selection signal, so that the output data of the check bit holding means and the output data A single event upset generated in any one of the flip-flops in the data processing unit is detected by comparing the single event upset with the check bit. It can be an effect that since it is possible to output the output data from the data processing unit where there is no error using the selection means and switching means, it is possible to compensate for the occurrence of single event upset. In addition, in order to compensate for a single event upset, only two data processing units for performing data processing and the like are provided.
By reducing the redundancy level from triple to double, an effect is obtained that the area occupied by the single event upset compensation circuit on the semiconductor device can be reduced. Furthermore, since the single event upset compensation circuit has no restriction on the connection form of the flip-flop provided in the data processing unit that performs data processing, the single event upset compensation circuit can be universally applied to various circuits. This has the effect of contributing to design efficiency.
【００４３】この発明によれば、検査ビット保持手段が
それぞれ並列に接続される３以上の奇数個のフリップフ
ロップと、それぞれのフリップフロップからの出力デー
タを入力して多いほうのデータを出力する多数決回路と
を有して構成されるようにしたので、検査ビット保持手
段を構成する少なくとも１つのフリップフロップにシン
グルイベントアップセットが発生して論理値の反転が生
じても、他のより多数のフリップフロップは正しいデー
タを保持しているので、多数決回路からは正しいデータ
が出力されてシングルイベントアップセットを補償する
ことができるから、回路の信頼性をより向上することが
できるという効果を奏する。According to the present invention, the check bit holding means is connected in parallel with three or more odd-numbered flip-flops, and the majority is used to input the output data from each flip-flop and output the more data. Therefore, even if a single event upset occurs in at least one flip-flop constituting the check bit holding means and a logical value is inverted, the number of other flip-flops is increased. Since the group holds correct data, correct data is output from the majority circuit and single-event upset can be compensated, so that there is an effect that the reliability of the circuit can be further improved.
【００４４】この発明によれば、それぞれのフリップフ
ロップの入力部に接続されてフリップフロップの入力デ
ータを対象とする１ビット誤り訂正・２ビット誤り検出
を実施するための検査ビット列を生成する検査ビット列
生成部と、検査ビット列生成部により生成された検査ビ
ット列をフリップフロップと共通のトリガに基づいてラ
ッチして保持する検査ビット列保持部と、それぞれのフ
リップフロップの出力部およびそれぞれのフリップフロ
ップからの出力データが出力されるべき回路素子に接続
されて、検査ビット列保持部に保持された検査ビット列
に基づいてフリップフロップの出力データに係るエラー
を訂正して訂正されたデータを当該出力データが出力さ
れるべき回路素子に出力する誤り訂正・検出部とを有し
て構成されるエラー訂正手段を備えるように構成したの
で、フリップフロップのいずれか１つにシングルイベン
トアップセットが発生しても、誤り訂正・検出部が検査
ビット列に基づいてシングルイベントアップセットが発
生したフリップフロップの出力データを即座に訂正して
正しいデータを当該出力データが出力されるべき回路素
子へ出力するので、シングルイベントアップセットの発
生を補償することができるという効果を奏する。また、
シングルイベントアップセットを補償するために、同一
のデータ処理機能を有するデータ処理部を２つ以上設け
るような冗長的構成を採用してはいないので、シングル
イベントアップセット補償回路の半導体装置上における
占有面積を低減することができるという効果を奏する。
さらに、上記シングルイベントアップセット補償回路に
ついては、データ処理を実施するデータ処理部内に設け
られるフリップフロップに係る接続形態について何ら制
約がないので、種々の回路に汎用的に適用することがで
きて、設計の効率化に寄与することができるという効果
を奏する。According to the present invention, a check bit string connected to the input section of each flip-flop to generate a check bit string for performing 1-bit error correction and 2-bit error detection on input data of the flip-flop A generation unit; a check bit string holding unit that latches and holds the check bit string generated by the check bit string generation unit based on a common trigger with the flip-flop; an output unit of each flip-flop and an output from each flip-flop The output data is connected to a circuit element to which data is to be output and the corrected data is output by correcting an error related to output data of the flip-flop based on the check bit string held in the check bit string holding unit. Error correction / detection unit that outputs to the Since the correction means is provided, even if a single event upset occurs in any one of the flip-flops, the error correction / detection unit outputs the output of the flip-flop in which the single event upset has occurred based on the check bit string. Since the data is immediately corrected and the correct data is output to the circuit element to which the output data is to be output, it is possible to compensate for the occurrence of the single event upset. Also,
Since a redundant configuration in which two or more data processing units having the same data processing function are provided to compensate for the single event upset is not adopted, the single event upset compensation circuit is occupied on the semiconductor device. There is an effect that the area can be reduced.
Furthermore, since the single event upset compensation circuit has no restriction on the connection form of the flip-flop provided in the data processing unit that performs data processing, the single event upset compensation circuit can be universally applied to various circuits. This has the effect of contributing to design efficiency.
【００４５】この発明によれば、出力部に接続される回
路素子が、それぞれ並列に接続される３以上の奇数個の
フリップフロップと、それぞれのフリップフロップから
の出力データを入力して多いほうのデータを出力する多
数決回路とを有して構成されているので、少なくとも１
つのフリップフロップにシングルイベントアップセット
が発生して論理値の反転が生じても、他のより多数のフ
リップフロップは正しいデータを保持しているので、多
数決回路からは常時正しいデータが出力されるから、シ
ングルイベントアップセットの発生を補償できるととも
に出力部におけるデータハザードの発生を防止できると
いう効果を奏する。According to the present invention, the circuit elements connected to the output section are each composed of three or more odd-numbered flip-flops connected in parallel with one another and the output data from each flip-flop being input. And a majority circuit for outputting data.
Even if a single event upset occurs in one flip-flop and the logical value is inverted, the majority of the other flip-flops hold the correct data, so the correct data is always output from the majority circuit. Thus, it is possible to compensate for the occurrence of a single event upset and to prevent the occurrence of data hazard at the output unit.
【００４６】この発明によれば、１または複数のフリッ
プフロップと、フリップフロップの入力データについて
１ビット誤り訂正・２ビット誤り検出を実施するための
検査ビット列を生成する検査ビット列生成部、検査ビッ
ト列をフリップフロップと共通のトリガに基づいてラッ
チして保持する検査ビット列保持部、検査ビット列保持
部に保持された検査ビット列に基づいてフリップフロッ
プの出力データに係るエラーを訂正して訂正されたデー
タを当該出力データが出力されるべき回路素子に出力す
るとともにエラーが２ビット以上である場合にアクティ
ブとなる２ビット誤り検出信号を出力する誤り訂正・検
出部から成るエラー訂正手段とを有してそれぞれ構成さ
れる第１のデータ処理部および第２のデータ処理部と、
第１のデータ処理部から出力される２ビット誤り検出信
号および第２のデータ処理部から出力される２ビット誤
り検出信号を入力してエラー訂正不能となっていないデ
ータ処理部からの出力データの取得を指示する選択信号
を出力する選択手段と、第１のデータ処理部から出力さ
れるデータおよび第２のデータ処理部から出力されるデ
ータを入力して選択信号に基づいてエラー訂正不能とな
っていないデータ処理部からの出力データを出力する切
り換え手段とを備えるように構成したので、第１のデー
タ処理部または第２のデータ処理部において同時に２つ
のフリップフロップにシングルイベントアップセットが
発生すると、これによりエラー訂正不能となったデータ
処理部から出力される２ビット誤り検出信号がアクティ
ブとなって、エラー訂正不能となっていないデータ処理
部からの出力データが選択的に出力されるから、同時に
２つのフリップフロップに発生するシングルイベントア
ップセットを補償することができて、シングルイベント
アップセットに対する耐性をより向上することができる
という効果を奏する。また、シングルイベントアップセ
ットを補償するために、データ処理等を実施するデータ
処理部を２つ設けているのみであるから、冗長性のレベ
ルを３重から２重へと下げることで、シングルイベント
アップセット補償回路の半導体装置上における占有面積
を低減することができるという効果を奏する。さらに、
上記シングルイベントアップセット補償回路について
は、データ処理を実施するデータ処理部内に設けられる
フリップフロップに係る接続形態について何ら制約がな
いので、種々の回路に汎用的に適用することができて、
設計の効率化に寄与することができるという効果を奏す
る。According to the present invention, one or a plurality of flip-flops, a check bit string generator for generating a check bit string for performing one-bit error correction and two-bit error detection on input data of the flip-flop, and a check bit string are provided. A check bit string holding unit that latches and holds the same based on a trigger common to the flip-flop, corrects an error related to output data of the flip-flop based on the check bit string held in the check bit string holding unit, and corrects the corrected data. Error correction means comprising an error correction / detection unit for outputting output data to a circuit element to be output and outputting a 2-bit error detection signal which becomes active when the error is 2 bits or more. A first data processing unit and a second data processing unit,
A two-bit error detection signal output from the first data processing unit and a two-bit error detection signal output from the second data processing unit are input to output data from the data processing unit that is not error-correctable. Selecting means for outputting a selection signal for instructing acquisition, and inputting data output from the first data processing unit and data output from the second data processing unit to disable error correction based on the selection signal And a switching means for outputting output data from a data processing unit that does not have a single event upset in two flip-flops simultaneously in the first data processing unit or the second data processing unit. As a result, the 2-bit error detection signal output from the data processing unit in which the error cannot be corrected becomes active, Since output data from the data processing unit that is not uncorrectable is selectively output, it is possible to compensate for a single event upset generated in two flip-flops at the same time, thereby improving the resistance to a single event upset. The effect that it can improve is produced. Further, since only two data processing units for performing data processing and the like are provided in order to compensate for the single event upset, the redundancy of the single event is reduced by reducing the redundancy level from triple to double. There is an effect that the area occupied by the upset compensation circuit on the semiconductor device can be reduced. further,
Regarding the single event upset compensation circuit, since there is no restriction on the connection form related to the flip-flop provided in the data processing unit that performs the data processing, the single event upset compensation circuit can be universally applied to various circuits,
This has the effect of contributing to design efficiency.
【図１】 この発明の実施の形態１によるシングルイベ
ントアップセット補償回路の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a single event upset compensation circuit according to a first embodiment of the present invention.
【図２】 この発明の実施の形態２によるシングルイベ
ントアップセット補償回路の構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a single event upset compensation circuit according to a second embodiment of the present invention.
【図３】 この発明の実施の形態３によるシングルイベ
ントアップセット補償回路の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a single event upset compensation circuit according to Embodiment 3 of the present invention.
【図４】 この発明の実施の形態４によるシングルイベ
ントアップセット補償回路の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a single event upset compensation circuit according to a fourth embodiment of the present invention.
【図５】 この発明の実施の形態５によるシングルイベ
ントアップセット補償回路の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a single event upset compensation circuit according to a fifth embodiment of the present invention.
【図６】 冗長構成を採用した従来のシングルイベント
アップセット補償回路の例を示す回路図である。FIG. 6 is a circuit diagram showing an example of a conventional single event upset compensation circuit employing a redundant configuration.
１，４１，６１ 入力部、２，４２，６２ 出力部、
３，４，５，６，７，８，９，１０，３１，３２，３
３，３４，３５，３６，４３，４３ａ，４３ｂ，４４，
４４ａ，４４ｂ，４５，４５ａ，４５ｂ，４６，４６
ａ，４６ｂ，５１，５２，５３ フリップフロップ、１
１，１２，１３，１５，１６，１７，１８，２０ ＥＸ
−ＯＲゲート、１４，１９ ＥＸ−ＯＲゲート（エラー
検出手段）、２１，２２ フリップフロップ（検査ビッ
ト保持手段）、２３，６３ 第１のデータ処理部、２
４，６４ 第２のデータ処理部、２５，６５ 選択回路
（選択手段）、２６，６６ 切り換え回路（切り換え手
段）、３７，３８，５４ 多数決回路、４７，４７ａ，
４７ｂ エラー訂正回路（エラー訂正手段）、４８，４
８ａ，４８ｂ ２ビット誤り検出信号出力部。1, 41, 61 input section, 2, 42, 62 output section,
3,4,5,6,7,8,9,10,31,32,3
3, 34, 35, 36, 43, 43a, 43b, 44,
44a, 44b, 45, 45a, 45b, 46, 46
a, 46b, 51, 52, 53 flip-flop, 1
1,12,13,15,16,17,18,20 EX
-OR gate, 14, 19 EX-OR gate (error detecting means), 21, 22 flip-flop (check bit holding means), 23, 63 First data processing unit, 2
4, 64 second data processing unit, 25, 65 selection circuit (selection means), 26, 66 switching circuit (switching means), 37, 38, 54 majority circuit, 47, 47a,
47b error correction circuit (error correction means), 48, 4
8a, 48b 2-bit error detection signal output unit.
Claims (5)
れぞれのフリップフロップの入力データに対して所定の
論理演算を適用して検査ビットを生成する入力データ用
検査ビット生成手段と、当該入力データ用検査ビットを
入力データとして前記フリップフロップと共通のトリガ
に基づいて入力データ用検査ビットをラッチして保持す
る検査ビット保持手段と、それぞれのフリップフロップ
の出力データに対して入力データに適用したのと同じ所
定の論理演算を適用して検査ビットを生成する出力デー
タ用検査ビット生成手段と、前記検査ビット保持手段の
出力データと前記出力データ用検査ビット生成手段の出
力データとを比較して異なる場合にアクティブとなるエ
ラー検出信号を出力するエラー検出手段とを有してそれ
ぞれ構成される第１のデータ処理部および第２のデータ
処理部と、前記第１のデータ処理部から出力されるエラ
ー検出信号および前記第２のデータ処理部から出力され
るエラー検出信号を入力してエラーの生じていないデー
タ処理部からの出力データの取得を指示する選択信号を
出力する選択手段と、前記第１のデータ処理部から出力
されるデータおよび前記第２のデータ処理部から出力さ
れるデータを入力して前記選択信号に基づいてエラーの
生じていないデータ処理部からの出力データを出力する
切り換え手段とを備えることを特徴とするシングルイベ
ントアップセット補償回路。An input data check bit generating means for generating a check bit by applying a predetermined logical operation to input data of one or a plurality of flip-flops, and a check bit for the input data Check bit holding means for latching and holding a check bit for input data based on a trigger common to the flip-flop as a bit as input data, the same as that applied to input data for output data of each flip-flop An output data check bit generating means for generating check bits by applying a predetermined logical operation, and comparing the output data of the check bit holding means with the output data of the output data check bit generating means, Error detecting means for outputting an active error detection signal. And a second data processing unit, and an error detection signal output from the first data processing unit and an error detection signal output from the second data processing unit. Input means for outputting a selection signal instructing acquisition of output data from the data processing unit, and data output from the first data processing unit and data output from the second data processing unit. A switching means for outputting output data from the data processing section in which no error has occurred based on the selection signal.
接続される３以上の奇数個のフリップフロップと、それ
ぞれの前記フリップフロップからの出力データを入力し
て多いほうのデータを出力する多数決回路とを有して構
成されることを特徴とする請求項１記載のシングルイベ
ントアップセット補償回路。2. A check bit holding means, comprising: an odd number of three or more flip-flops connected in parallel with each other; and a majority circuit for inputting output data from each of the flip-flops and outputting the more data. 2. The single-event upset compensation circuit according to claim 1, wherein the single-event upset compensation circuit comprises:
前記フリップフロップの入力データを対象とする１ビッ
ト誤り訂正・２ビット誤り検出を実施するための検査ビ
ット列を生成する検査ビット列生成部、該検査ビット列
生成部により生成された検査ビット列を前記フリップフ
ロップと共通のトリガに基づいてラッチして保持する検
査ビット列保持部、およびそれぞれの前記フリップフロ
ップの出力部およびそれぞれの前記フリップフロップか
らの出力データが出力されるべき回路素子に接続されて
前記検査ビット列保持部に保持された検査ビット列に基
づいて前記フリップフロップの出力データに係るエラー
を訂正し訂正されたデータを当該出力データが出力され
るべき前記回路素子に出力する誤り訂正・検出部から成
るエラー訂正手段とを備えることを特徴とするシングル
イベントアップセット補償回路。3. A test for performing one-bit error correction and two-bit error detection on one or a plurality of flip-flops and input data of the flip-flops connected to an input part of each of the flip-flops. A check bit string generation unit that generates a bit string, a check bit string holding unit that latches and holds the check bit string generated by the check bit string generation unit based on a common trigger with the flip-flop, and an output unit of each of the flip-flops An error relating to the output data of the flip-flop has been corrected and corrected based on the check bit string held in the check bit string holding unit connected to the circuit element to which the output data from each of the flip-flops is to be output. The circuit element from which the output data is to be output Single event upset compensating circuit characterized by comprising an error correction means comprising error correction and detection unit for outputting.
れ並列に接続される３以上の奇数個のフリップフロップ
と、それぞれの前記フリップフロップからの出力データ
を入力して多いほうのデータを出力する多数決回路とを
有して構成されることを特徴とする請求項３記載のシン
グルイベントアップセット補償回路。4. A circuit element connected to an output unit, wherein three or more odd-numbered flip-flops respectively connected in parallel and output data from each of the flip-flops are input to output more data. 4. The single event upset compensation circuit according to claim 3, wherein the single event upset compensation circuit has a majority decision circuit.
れぞれの前記フリップフロップの入力部に接続されて前
記フリップフロップの入力データについて１ビット誤り
訂正・２ビット誤り検出を実施するための検査ビット列
を生成する検査ビット列生成部、該検査ビット列生成部
により生成された検査ビット列を前記フリップフロップ
と共通のトリガに基づいてラッチして保持する検査ビッ
ト列保持部、およびそれぞれの前記フリップフロップの
出力部およびそれぞれの前記フリップフロップからの出
力データが出力されるべき回路素子に接続されて前記検
査ビット列保持部に保持された検査ビット列に基づいて
前記フリップフロップの出力データに係るエラーを訂正
し訂正されたデータを当該出力データが出力されるべき
前記回路素子に出力するとともに、エラーが２ビット以
上である場合にアクティブとなる２ビット誤り検出信号
を出力する誤り訂正・検出部から成るエラー訂正手段と
を有してそれぞれ構成される第１のデータ処理部および
第２のデータ処理部と、前記第１のデータ処理部から出
力される２ビット誤り検出信号および前記第２のデータ
処理部から出力される２ビット誤り検出信号を入力して
エラー訂正不能となっていないデータ処理部からの出力
データの取得を指示する選択信号を出力する選択手段
と、前記第１のデータ処理部から出力されるデータおよ
び前記第２のデータ処理部から出力されるデータを入力
して前記選択信号に基づいてエラー訂正不能となってい
ないデータ処理部からの出力データを出力する切り換え
手段とを備えることを特徴とするシングルイベントアッ
プセット補償回路。5. One or a plurality of flip-flops and a check bit string connected to an input of each of the flip-flops for performing one-bit error correction and two-bit error detection on input data of the flip-flops. A check bit string generation unit, a check bit string holding unit that latches and holds the check bit string generated by the check bit string generation unit based on a common trigger with the flip-flop, and an output unit of each of the flip-flops and The output data from the flip-flop is connected to a circuit element to be output, and an error related to the output data of the flip-flop is corrected based on the check bit string held in the check bit string holding unit. Output to the circuit element where output data is to be output And a first data processing unit and a second data processing unit each including an error correction unit including an error correction / detection unit that outputs a two-bit error detection signal that becomes active when the error has two or more bits. 2 data processing unit and a two-bit error detection signal output from the first data processing unit and a two-bit error detection signal output from the second data processing unit are input to disable error correction. Input means for outputting a selection signal instructing acquisition of output data from the data processing unit, and data output from the first data processing unit and data output from the second data processing unit. Switching means for outputting output data from a data processing unit which is not error-correctable based on the selection signal. Event upset compensation circuit.
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|---|---|---|---|---|
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