JP2964637B2 - 電界効果トランジスタ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、化合物半導体を用いた電界効果トランジス
タに関し、特に半導体ヘテロ接合を利用する電界効果ト
ランジスタに関する。
タに関し、特に半導体ヘテロ接合を利用する電界効果ト
ランジスタに関する。
InP基板と格子整合する化合物半導体であるIn×Ga1-X
As（ｘ＝0.53）は、電子の移動度及び飽和速度がGaAsよ
りも大きく、高周波帯（1GHz以上）で動作する電界効果
トランジスタ（以後FETと略称する。）に適した半導体
材料であることから、これまで多くの構造のFETが試み
られている。
As（ｘ＝0.53）は、電子の移動度及び飽和速度がGaAsよ
りも大きく、高周波帯（1GHz以上）で動作する電界効果
トランジスタ（以後FETと略称する。）に適した半導体
材料であることから、これまで多くの構造のFETが試み
られている。
しかしながら、金属とInXGa1-XAs（Ｘ＝0.53）とのシ
ョットキー接合におけるバリアハイトは、0.2eV程度と
非常に小さく、GaAsでは実用化されている金属ショット
キー接合ゲートFET（以後MESFETと略称する。）におい
て、ゲートリーク電流が大きくなり、実用化できない。
またSiでは実用されている金属／酸化物絶縁体／半導体
構造のFET（MOSFETと略称する。）においては、界面準
位密度が低く、InGaAsと良好な接合を形成し得る適当な
酸化絶縁体がなく、現在まで実用化されていない。
ョットキー接合におけるバリアハイトは、0.2eV程度と
非常に小さく、GaAsでは実用化されている金属ショット
キー接合ゲートFET（以後MESFETと略称する。）におい
て、ゲートリーク電流が大きくなり、実用化できない。
またSiでは実用されている金属／酸化物絶縁体／半導体
構造のFET（MOSFETと略称する。）においては、界面準
位密度が低く、InGaAsと良好な接合を形成し得る適当な
酸化絶縁体がなく、現在まで実用化されていない。
化合物半導体であるInYAl1-YAs（Ｙ＝0.52）はInXGa
1-XAs（Ｘ＝0.53）と格子整合し、しかもInPまたはInXG
a1-XAs（Ｘ＝0.53）上にエピタキシャル結晶成長でき
る。このことから、不純物を添加しないInYAl1-YAs（Ｙ
＝0.53）は、InGaAsを用いた金属／絶縁体／半導体構造
のFET（以後MISFETと略称する。）のゲート絶縁層とし
て使うことが可能である。例えばIEEE Electron Device
Letter,EDL−1,154（1980）やIEEE Electron Device
Letter,EDL−1,174（1980）に報告されている素子を
第４図に示す。半絶縁性InP基板41上に成長した1000Å
の厚さのアンドープInAlAsバッファー層42,1450Åの厚
さでGeドープのｎ型InGaAs電流チャネル層43（ｎ＝1.2
×1017cm-3）と600Åの厚さのアンドープのInAlAs絶縁
層44らから成る。Alショットキーのゲート電極45は、最
上層のInAlAs絶縁層44の上に形成されており、ソース電
極46及びドレイン電極47はAuGeから成る。ドレイン電極
47とソース電極46間の電流は、InGaAs電流チャネル層43
を流れ、InAlAs絶縁層44を介してゲート電極45によって
電流を制御する。このFETのトランスコンダクタンスgm
は、ゲート電極長が0.6μｍの素子の場合に135ms/mmが
得られており、これは同じ様なデバイス形状を持つGaAs
MES FETを上まわる性能である。
1-XAs（Ｘ＝0.53）と格子整合し、しかもInPまたはInXG
a1-XAs（Ｘ＝0.53）上にエピタキシャル結晶成長でき
る。このことから、不純物を添加しないInYAl1-YAs（Ｙ
＝0.53）は、InGaAsを用いた金属／絶縁体／半導体構造
のFET（以後MISFETと略称する。）のゲート絶縁層とし
て使うことが可能である。例えばIEEE Electron Device
Letter,EDL−1,154（1980）やIEEE Electron Device
Letter,EDL−1,174（1980）に報告されている素子を
第４図に示す。半絶縁性InP基板41上に成長した1000Å
の厚さのアンドープInAlAsバッファー層42,1450Åの厚
さでGeドープのｎ型InGaAs電流チャネル層43（ｎ＝1.2
×1017cm-3）と600Åの厚さのアンドープのInAlAs絶縁
層44らから成る。Alショットキーのゲート電極45は、最
上層のInAlAs絶縁層44の上に形成されており、ソース電
極46及びドレイン電極47はAuGeから成る。ドレイン電極
47とソース電極46間の電流は、InGaAs電流チャネル層43
を流れ、InAlAs絶縁層44を介してゲート電極45によって
電流を制御する。このFETのトランスコンダクタンスgm
は、ゲート電極長が0.6μｍの素子の場合に135ms/mmが
得られており、これは同じ様なデバイス形状を持つGaAs
MES FETを上まわる性能である。
ところが、InYAl1-YAsの混晶化がＹ＝0.52の場合、ゲ
ート電極とのショットキー接合のショットキー障壁高さ
が0.8eV程度しかなく、特にこの素子をエンハンスメン
トモードで使った場合、正のゲートバイアスを印加する
ため、ゲートリーク電流が約10A/cm-2以上にまで増加す
ることが問題であった。
ート電極とのショットキー接合のショットキー障壁高さ
が0.8eV程度しかなく、特にこの素子をエンハンスメン
トモードで使った場合、正のゲートバイアスを印加する
ため、ゲートリーク電流が約10A/cm-2以上にまで増加す
ることが問題であった。
この問題点を解決するために、ショットキー障壁高さ
が、0.8eV以上あるAlZGa1-ZAs（０＜Ｚ１）をInGaAs
のかわりに使うことが考えられるが、この場合はAlGaAs
とInGaAsの格子定数が違うため、格子整合させることが
できず、お互が接合するヘテロ接合界面で格子定数の差
から結晶中に転位欠陥を生じ、FETの特性変動，不安定
性が新たな問題となる。
が、0.8eV以上あるAlZGa1-ZAs（０＜Ｚ１）をInGaAs
のかわりに使うことが考えられるが、この場合はAlGaAs
とInGaAsの格子定数が違うため、格子整合させることが
できず、お互が接合するヘテロ接合界面で格子定数の差
から結晶中に転位欠陥を生じ、FETの特性変動，不安定
性が新たな問題となる。
そこで、本発明は、上記問題点を解決する電界効果ト
ランジスタを提供することを目的とする。
ランジスタを提供することを目的とする。
本発明は、上記目的を達成するため、上述した従来の
InGaAsFETに対して、InGaAsとのヘテロ接合界面で結晶
転位欠陥を生じることなく、ショットキー障壁高さが、
エンハンスメントモードでFETを使う場合にも充分ゲー
トリーク電流を低くできるゲート絶縁層構造として、不
純物を添加しないInAsの薄膜とAlAsの薄膜を交互に積層
した超格子を使う点にあり、そして、該AlAsの膜厚t1と
該InAsの膜厚t2との比t2/t1が上層に向って減少させる
点にある。
InGaAsFETに対して、InGaAsとのヘテロ接合界面で結晶
転位欠陥を生じることなく、ショットキー障壁高さが、
エンハンスメントモードでFETを使う場合にも充分ゲー
トリーク電流を低くできるゲート絶縁層構造として、不
純物を添加しないInAsの薄膜とAlAsの薄膜を交互に積層
した超格子を使う点にあり、そして、該AlAsの膜厚t1と
該InAsの膜厚t2との比t2/t1が上層に向って減少させる
点にある。
近年、分子線エピタキシ法（以下MBE法と略称す
る。）等を用いて、格子定数の異なる化合物半導体薄層
を、各層の厚さが結晶中に転移欠陥が発生し始める臨界
膜厚を越えない条件で、それらを交互に積層していくこ
とにより、転位欠陥を発生させることなく、エピタキシ
ャル結晶成長できることが明らかになっている。
る。）等を用いて、格子定数の異なる化合物半導体薄層
を、各層の厚さが結晶中に転移欠陥が発生し始める臨界
膜厚を越えない条件で、それらを交互に積層していくこ
とにより、転位欠陥を発生させることなく、エピタキシ
ャル結晶成長できることが明らかになっている。
この手段を用いると、格子定数の差が７％であるInAs
とAlAsの薄層でも、約50Å程度以下に各層の厚さを限定
することにより、転位欠陥を発生させずに交互に数100
Å積層させることができる。また、In0.53Ga0.47Asと格
子整合するInYAl1-YAsのIn組成ＹはＹ＝0.52であるが、
このInYAl1-YAsと同じ性質の化合物半導体を、InAsとAl
Asの薄層を交互に積層した超格子で作ることができる。
すなわち、InAsの薄層の厚さt1とAlAsの薄層の厚さt2の
比t1/t2が0.52/0.48≒1.08とすれば、これらを交互に積
層した超格子はIn0.52Al0.48Asと等価となり、その平均
的な格子定数は、InPの格子定数と一致すると見なせ
る。したがって、FETの電流チャネル層となるIn0.53Ga
0.47As層上にこの超格子を成長させると、これらの半導
体ヘテロ接合界面での格子定数の違いによる転位欠陥の
発生を防ぐことができる。
とAlAsの薄層でも、約50Å程度以下に各層の厚さを限定
することにより、転位欠陥を発生させずに交互に数100
Å積層させることができる。また、In0.53Ga0.47Asと格
子整合するInYAl1-YAsのIn組成ＹはＹ＝0.52であるが、
このInYAl1-YAsと同じ性質の化合物半導体を、InAsとAl
Asの薄層を交互に積層した超格子で作ることができる。
すなわち、InAsの薄層の厚さt1とAlAsの薄層の厚さt2の
比t1/t2が0.52/0.48≒1.08とすれば、これらを交互に積
層した超格子はIn0.52Al0.48Asと等価となり、その平均
的な格子定数は、InPの格子定数と一致すると見なせ
る。したがって、FETの電流チャネル層となるIn0.53Ga
0.47As層上にこの超格子を成長させると、これらの半導
体ヘテロ接合界面での格子定数の違いによる転位欠陥の
発生を防ぐことができる。
その後、徐々にこの超格子におけるt1/t2を減らす方
向、すなわち、InAs薄膜の割合を減らすことにより、超
格子の平均的なバンドギャップは増加し、したがって金
属ゲート電極とのショットキー接合障壁をAlAsの約1.2e
V付近まで容易に高くすることができる。そして、本発
明において、t1/t2の比が上層に向って減少させること
の限定理由は、このためである。
向、すなわち、InAs薄膜の割合を減らすことにより、超
格子の平均的なバンドギャップは増加し、したがって金
属ゲート電極とのショットキー接合障壁をAlAsの約1.2e
V付近まで容易に高くすることができる。そして、本発
明において、t1/t2の比が上層に向って減少させること
の限定理由は、このためである。
以下、第１〜３図に基づいて本発明をより詳細に説明
する。
する。
〔実施例１〕 第１図は、本発明の電界効果トランジスタの第１の実
施例を示す素子主要部の断面図である。
施例を示す素子主要部の断面図である。
Feを添加した面方位（100）の半絶縁性InP基板１上
へ、3000Åの厚さの不純物を添加しないInAlAsバッファ
ー層２及び１×1018cm-3の濃度でSiが添加された200Å
の厚さのInGaAs電流チャネル層３を順に周知のMBE法を
用いてエピタキシャル結晶成長した。InAlAsバッファー
層２及びInGaAs電流チャネル層３のIn組成は、それぞれ
順に0.52及び0.53とし、半絶縁性InP基板１と格子定数
を合わせて格子整合させた。ソース電極６及びドレイン
電極７は、AuGe・Ni合金から成り、InGaAs電流チャネル
層３上にInAsとAlAsとの薄層を多数積層した超格子４を
隔てて配置され、それぞれInGaAs電流チャネル層３と電
気的に低抵抗のオーム接触を成す。超格子４上にはAlの
ゲート電極５が設けられ、これによって超格子４を介し
てInGaAs電流チャネル層３内の電子濃度を制御して、ソ
ース電極６とドレイン電極７間の電流を制御する。
へ、3000Åの厚さの不純物を添加しないInAlAsバッファ
ー層２及び１×1018cm-3の濃度でSiが添加された200Å
の厚さのInGaAs電流チャネル層３を順に周知のMBE法を
用いてエピタキシャル結晶成長した。InAlAsバッファー
層２及びInGaAs電流チャネル層３のIn組成は、それぞれ
順に0.52及び0.53とし、半絶縁性InP基板１と格子定数
を合わせて格子整合させた。ソース電極６及びドレイン
電極７は、AuGe・Ni合金から成り、InGaAs電流チャネル
層３上にInAsとAlAsとの薄層を多数積層した超格子４を
隔てて配置され、それぞれInGaAs電流チャネル層３と電
気的に低抵抗のオーム接触を成す。超格子４上にはAlの
ゲート電極５が設けられ、これによって超格子４を介し
てInGaAs電流チャネル層３内の電子濃度を制御して、ソ
ース電極６とドレイン電極７間の電流を制御する。
第２図は、超格子４の構造を詳しく説明するための断
面図である。超格子４は、InGaAs電流チャネル層３上に
InAs層８とAlAs層９とを交互にMBE法を用いてエピタキ
シャル結晶成長した。InGaAs電流チャネル層３と接する
最初のAlAs層９の厚さt2とそのAlAs層９と接するInAs層
８の厚さt1の比t1/t2は、InGaAs電流チャネル層３（In
組成0.53）の格子定数と、このAlAs層９及びInAs層８の
平均格子定数が一致する様に、t1/t2＝0.52/0.48≒1.08
にできるだけ近くした。さらにt1,t2は、それぞれの半
導体ヘテロ接合界面で転位欠陥が発生しないために臨界
膜厚以下のそれぞれ約52Åと約48Åとなる様に成長をコ
ントロールした。
面図である。超格子４は、InGaAs電流チャネル層３上に
InAs層８とAlAs層９とを交互にMBE法を用いてエピタキ
シャル結晶成長した。InGaAs電流チャネル層３と接する
最初のAlAs層９の厚さt2とそのAlAs層９と接するInAs層
８の厚さt1の比t1/t2は、InGaAs電流チャネル層３（In
組成0.53）の格子定数と、このAlAs層９及びInAs層８の
平均格子定数が一致する様に、t1/t2＝0.52/0.48≒1.08
にできるだけ近くした。さらにt1,t2は、それぞれの半
導体ヘテロ接合界面で転位欠陥が発生しないために臨界
膜厚以下のそれぞれ約52Åと約48Åとなる様に成長をコ
ントロールした。
以後その上層のAlAs層９とInAs層８は、この順でとな
り合う２つの層に分けた時、それぞれの２層の膜厚の和
が約100Åとなり、かつt1/t2が上部になるにつれ除々に
小さくなり、最後にゲート電極５と接する最上部でt1/t
2＝0.064となる様にAlAs層９とInAs層８をそれぞれ10層
づつMBE法でエピタキシャル結晶成長する。
り合う２つの層に分けた時、それぞれの２層の膜厚の和
が約100Åとなり、かつt1/t2が上部になるにつれ除々に
小さくなり、最後にゲート電極５と接する最上部でt1/t
2＝0.064となる様にAlAs層９とInAs層８をそれぞれ10層
づつMBE法でエピタキシャル結晶成長する。
第１図のInGaAsFET構造で、Alゲート電極５と超格子
４のショットキー接合障壁の高さは約1eVとなり、ゲー
ト電極のリーク電流は、In0.52Al0.48Asを超格子４のか
わりに用いた場合と比べてゲート電極に正・バイアス電
圧印加時で大幅に減少した。例えば、ゲートバイアス電
圧＋0.5V印加時にゲートリーク電流は10-1〜10-2A/cm-2
程度であり、In0.52Al0.48Asを使った場合と比較してゲ
ートリーク電流は、約1/100以下となった。このことに
よりエンハンスメントモードInGaAs電流チャネルFETの
高周波帯における雑音性能が著しく改善された。また、
ショットキー接合障壁の高さが高くなったことからゲー
ト電極の逆方向耐圧も向上し、この素子を高周波帯にお
ける高出力素子としても使うことが可能となった。
４のショットキー接合障壁の高さは約1eVとなり、ゲー
ト電極のリーク電流は、In0.52Al0.48Asを超格子４のか
わりに用いた場合と比べてゲート電極に正・バイアス電
圧印加時で大幅に減少した。例えば、ゲートバイアス電
圧＋0.5V印加時にゲートリーク電流は10-1〜10-2A/cm-2
程度であり、In0.52Al0.48Asを使った場合と比較してゲ
ートリーク電流は、約1/100以下となった。このことに
よりエンハンスメントモードInGaAs電流チャネルFETの
高周波帯における雑音性能が著しく改善された。また、
ショットキー接合障壁の高さが高くなったことからゲー
ト電極の逆方向耐圧も向上し、この素子を高周波帯にお
ける高出力素子としても使うことが可能となった。
〔実施例２〕 第３図は、本発明の第２の実施例を示した電界効果ト
ランジスタの主要部断面図である。本実施例は、第１の
実施例のInAlAsバッファー層２のかわりに高抵抗InPバ
ッファー層32を用いた。
ランジスタの主要部断面図である。本実施例は、第１の
実施例のInAlAsバッファー層２のかわりに高抵抗InPバ
ッファー層32を用いた。
まずFeを添加した面方位（100）の半絶縁性InP基板１
上へ約１μｍのFeを添加して高抵抗としたInPバッファ
ー層32及び１×1018cm-3の濃度でＳが添加された。200
ÅのInGaAs電流チャネル層33（In組成は0.53）を、この
順にエピタキシャル結晶成長した。超格子4,ゲート電極
5,ソース電極６及びドレイン電極７の構成は、第１の実
施例と同じである。このInGaAsFETでも、ゲート電極の
リーク電流は、第１の実施例と同様、ゲート電極に正バ
イアスを印加する場合に大幅に減少し、かつゲート電極
の逆方向耐圧も向上し、高周波帯における性能向上でき
た。
上へ約１μｍのFeを添加して高抵抗としたInPバッファ
ー層32及び１×1018cm-3の濃度でＳが添加された。200
ÅのInGaAs電流チャネル層33（In組成は0.53）を、この
順にエピタキシャル結晶成長した。超格子4,ゲート電極
5,ソース電極６及びドレイン電極７の構成は、第１の実
施例と同じである。このInGaAsFETでも、ゲート電極の
リーク電流は、第１の実施例と同様、ゲート電極に正バ
イアスを印加する場合に大幅に減少し、かつゲート電極
の逆方向耐圧も向上し、高周波帯における性能向上でき
た。
以上説明したように、本発明によれば、FETの電流チ
ャネル層となるInGaAs（In組成0.53）と接する面ではIn
GaAsと実効的な格子定数が一致し、かつゲート電極との
ショットキー接合障壁が充分に大きくなる超格子を、不
純物を添加しないInAsとAlAsとの薄層を交互に積層して
形成し、これをMISFET構造のゲート絶縁層として使うこ
とにより、InGaAs電流チャネル層と超格子のヘテロ接合
面では結晶中に転位欠陥を発生することなく、かつFET
のゲート電極のリーク電流を大きく減らすことができ、
しかも電極の逆方向耐圧が向上し、InGaAsが本来持って
いる勝れた電気的特性を充分に発起することができる。
高周波帯で動作する、電界効果トランジスタを設計及び
製造することができた。
ャネル層となるInGaAs（In組成0.53）と接する面ではIn
GaAsと実効的な格子定数が一致し、かつゲート電極との
ショットキー接合障壁が充分に大きくなる超格子を、不
純物を添加しないInAsとAlAsとの薄層を交互に積層して
形成し、これをMISFET構造のゲート絶縁層として使うこ
とにより、InGaAs電流チャネル層と超格子のヘテロ接合
面では結晶中に転位欠陥を発生することなく、かつFET
のゲート電極のリーク電流を大きく減らすことができ、
しかも電極の逆方向耐圧が向上し、InGaAsが本来持って
いる勝れた電気的特性を充分に発起することができる。
高周波帯で動作する、電界効果トランジスタを設計及び
製造することができた。
第１図は、本発明の第１の実施例のFET素子断面図、第
２図は、第１図に示した超格子部分断面図、第３図は、
本発明の第２の実施例のFET素子断面図、第４図は、従
来のInGaAsFET素子断面図である。 １……半絶縁性InP基板、２……InAlAsバッファー層、
３……InGaAs電流チャネル層、４……超格子、５……ゲ
ート電極、６……ソース電極、７……ドレイン電極、８
……InAs層、９……AlAs層、32……高抵抗InPバッファ
ー層、33……InGaAs電流チャネル層、41……半絶縁性In
P基板、42……InAlAsバッファー層、43……InGaAs電流
チャネル層、44……InAlAs絶縁層、45……ゲート電極、
46……ソース電極、47……ドレイン電極。
２図は、第１図に示した超格子部分断面図、第３図は、
本発明の第２の実施例のFET素子断面図、第４図は、従
来のInGaAsFET素子断面図である。 １……半絶縁性InP基板、２……InAlAsバッファー層、
３……InGaAs電流チャネル層、４……超格子、５……ゲ
ート電極、６……ソース電極、７……ドレイン電極、８
……InAs層、９……AlAs層、32……高抵抗InPバッファ
ー層、33……InGaAs電流チャネル層、41……半絶縁性In
P基板、42……InAlAsバッファー層、43……InGaAs電流
チャネル層、44……InAlAs絶縁層、45……ゲート電極、
46……ソース電極、47……ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/812 H01L 21/338 H01L 21/203 H01L 21/205
Claims (3)
- 【請求項１】InPと格子整合するInGaAsを電流チャネル
層とし、該電流チャネル層上に不純物を添加しないAlAs
薄膜とInAs薄膜とを交互に積層し、となり合う該AlAsの
膜厚t2と該InAsの膜厚t1の比t1/t2が上層に向って減少
させることを特徴とする電界効果トランジスタ。 - 【請求項２】AlAs薄膜とInAs薄膜とをそれぞれ少なくと
も10層交互に積層する請求項（１）に記載の電界効果ト
ランジスタ。 - 【請求項３】AlAs薄膜の膜厚t2とInAs薄膜の膜厚t1との
比t1/t2が上層に向って減少させ、ゲート電極と接する
最上部でt1/t2＝0.064とする請求項（２）に記載の電界
効果トランジスタ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340918A JP2964637B2 (ja) | 1990-11-30 | 1990-11-30 | 電界効果トランジスタ |
| US07/801,796 US5206528A (en) | 1990-11-30 | 1991-12-02 | Compound semiconductor field effect transistor having a gate insulator formed of insulative superlattice layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340918A JP2964637B2 (ja) | 1990-11-30 | 1990-11-30 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04208537A JPH04208537A (ja) | 1992-07-30 |
| JP2964637B2 true JP2964637B2 (ja) | 1999-10-18 |
Family
ID=18341503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340918A Expired - Fee Related JP2964637B2 (ja) | 1990-11-30 | 1990-11-30 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2964637B2 (ja) |
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|---|---|---|---|---|
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| US5411902A (en) * | 1994-06-06 | 1995-05-02 | The United States Of America As Represented By The Secretary Of The Air Force | Process for improving gallium arsenide field effect transistor performance using an aluminum arsenide or an aluminum gallium arsenide buffer layer |
| JP2718406B2 (ja) * | 1995-12-19 | 1998-02-25 | 日本電気株式会社 | 電界効果トランジスタ |
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| US7799647B2 (en) * | 2007-07-31 | 2010-09-21 | Freescale Semiconductor, Inc. | MOSFET device featuring a superlattice barrier layer and method |
| US9337109B2 (en) * | 2013-05-24 | 2016-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-threshold voltage FETs |
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| JPS61210677A (ja) * | 1985-03-15 | 1986-09-18 | Sumitomo Electric Ind Ltd | 化合物半導体装置 |
| JPS61241968A (ja) * | 1985-04-19 | 1986-10-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体記憶装置 |
| FR2626206B1 (fr) * | 1988-01-25 | 1990-05-18 | Soudure Autogene Francaise | Torche et machine de travail a l'arc, et cartouche pour cette torche |
| JP2808671B2 (ja) * | 1989-05-29 | 1998-10-08 | 日本電気株式会社 | 電界効果トランジスタ |
| US5107314A (en) * | 1991-03-15 | 1992-04-21 | Nec Research Institute | Gallium antimonide field-effect transistor |
-
1990
- 1990-11-30 JP JP2340918A patent/JP2964637B2/ja not_active Expired - Fee Related
-
1991
- 1991-12-02 US US07/801,796 patent/US5206528A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04208537A (ja) | 1992-07-30 |
| US5206528A (en) | 1993-04-27 |
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