JPS6386555A - 半導体装置 - Google Patents

半導体装置

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JPS6386555A
JPS6386555A JP61231722A JP23172286A JPS6386555A JP S6386555 A JPS6386555 A JP S6386555A JP 61231722 A JP61231722 A JP 61231722A JP 23172286 A JP23172286 A JP 23172286A JP S6386555 A JPS6386555 A JP S6386555A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半絶縁性基板上に形成される半導体装置に
関する。
（従来の技術） 従来、半絶縁性基板１例えばＧａＡｓ基板上にＦＥＴ全
形成したペレットを外囲器に封入する場合には、第６図
に示すようにして込る。第６図において、１１はペレッ
トで、このペレット１１はソースリード１２のマウント
部１２ｈ上にマウントされる。上記ソースリード１２と
交差する方向には、ドレインリード１３およびゲートリ
ード１４が上記マウント部１２１によって隔てられるよ
うに配置される。上記ペレット１１のソース電極１５、
ドレイン電極１６およびｒ−ト電極１７はそれぞれ、が
ンディングワイヤ１８〜２０ｆ弁して上記ソースリード
１２、ドレインリード１３およびゲートＩＪ−ド１４に
接続される。そして、上Ｈｅベレット１１、マウント部
１２凰、ドレインリード１３の端部、およびゲートリー
ド１４の端部が外囲器２１に封止される。
このように構成するのは、ソースリード１２の長さ全短
かく、且つ幅全広くできるとともに、ソースのゼンディ
ングワイヤ１８のワイヤ長を短かくするのに最も適して
いるためである。こうすることにより、ソースリード１
２のインダクタンスＬｇを小さくできる。′１．ｆｒ、
、ゲートリードとドレインリードとの間にソースリード
が入りゲートとドレインが蓮へいされることによりデー
ト、ドレイン間の容量Ｃｇｄも小さくできる。上記Ｌｓ
　、　Ｃｇｄを小さくすることは、ＦＥＴの最大有能利
得ＭＡＧを大きくすることにつながる。
すなわち、最大有能利得ＭＡＧは。
ＭＡＧ＝（ｆＴ／ｆ）／　［４ｇｄｓ　（Ｒｇ＋Ｒｉ　
＋Ｒｍ＋πｆアＬｓ　）＋４πｆＴＣｇｄ　（２Ｒｇ＋
Ｒ１＋Ｒｓ＋２πｆ−ｒ　Ｌｍ　）　）と表わさバる。
但し、上式においてｆ１ハカットオフ周波数、ｆは動作
周波数、　ｇｄｓはドレイン、ソース間のコンダクタン
ス、Ｒｇはゲート抵抗、ＲＩＦ′ｉゲート直下のチャネ
ル抵抗、Ｒ■はソース抵抗である。
上式かられかるように、ソースリードイングクタンスＬ
ｍ、’ｊ’−ト、ドレイン問答ｆ　Ｃｇｄ　ｋ小さくす
ることによって、最大有能利得ＭＡＧ　ｉ大きくできる
。
第７図は、前記第６図におけるイレット１１の断面構成
を示している。第７図において、２２は半絶縁性基板、
２３はＮ　型のソース領域、２４ＦｉＮ＋型のドレイン
領域、２５はＮ型のチャネル領域、２６にソース電極、
２γはドレイン電極、２８Ｆｆ：、ゲート電極、２９は
裏面電極である。なお、■Ｄはドレイン電流（動作電流
）、Ｉ６エは過剰リーク電流で、ここでは説明の便宜上
電子の流れと同一方向を電流と定義する。筐た、斜線で
示す領域３０にケ゛−ト電極２８下から伸び九空乏層領
域である。
ところで、上記第７図に示したようなＦＥＴ　’に前記
第６図に示したようにマウントすると、ドレイ／電流■
ゎが一定の直流バイアス条件のもとで振動するという問
題音生ずる。本来、　Ｆ］１ｍＴの動作電流としてはド
レイン電流ＩＤのみであるが、例えばＧａＡｓでは半絶
縁性基板２２中に過剰なリーク電流ｌｌ１ｌＫが流れ、
しかもこの電流’ｘｘはｌＯ〜１００　Ｈｚ程度の交流
成分を持っていることによるものと思われる。この原因
については明確ではないが、半絶縁ＧａＡｓ基板内で電
子の発生消滅があり、これが振動した渦動電流源となっ
ていることが確認されている。上記半絶縁ＧａＡｓ基板
内で発生し九電子Ｅは、第８図に示すように−ＦＥＴの
動作領域下部の空乏層領域３１を介して過剰なリーク電
流Ｉ７ｘとしてドレイン領域２４に流れ込む（ドレイン
の電位が高いため）。この時、電子Ｅが上記空乏層領域
３１を通過するため、この空乏層領域３１が影響を受け
、ドレインを流ＩＤが変調されてドレイン電極２７から
流れ出る電流が振動すると解釈される。
なお、半絶縁性基板中の１！Ｉ、流の振動については、
Ａｐｐｌ　、　Ｐｈｙｓ　、　Ｌｅｔｔ　、　４１　（
１０）　、　ｌ　５　Ｎｏｖｅｍｂｅｒ１９８２　　Ｐ
、９８９．および１９８５　ＩＥＥＥ　ＧａＡｓ　ＩＣ
８ｙｍｐｏｓｉｕｍ　”　Ｌｏｗ　　Ｆｒｅｑｕｅｎｃ
ｙ　　０ｓｃｉｌｌａｔｉｏｎ　　ＩｎＧａＡｌｌＩＣ
’８Ｉ／に記載されている。
上述したドレイン電流ＩＤの振動が発生すると、高周波
のゲインＧｐｓも振動し、その結果この素子全回路に使
用したセットのトータルのダインも振動する。例えばＴ
Ｖチューナに上記素子全組込んだ場合には、ＴＶ画面が
ちらつくという現像が起こる。
（発明が解決しようとする問題点） 上述したように、従来の半導体装置では一定の直流バイ
アス印加条件のもとてドレイン電流が振動する欠点があ
る。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、ドレイン電流の振動を防止で
きる半導体装置を提供することである。
［発明の構成］ （問題点を解決するための手段） この発明においては、上６己の目的全達成する６一 ために、半絶縁性基板の裏面にドレインバイアス１程Ｉ
Ｆと同電位、あるいはこれよりも旨い正のバイアス電圧
を印加するようにしている。
（作用） 上記のように構成することにより、半絶縁性基板中に発
生した電子を基板の裏面側から引き出し、ドレイン領域
に流れ込まないようにできるので、ドレイン電流の振動
全防止できる。
（実施例） 以下、この発明の一実施例について図面を参照して説明
する。第１図はペレットを外囲器に封入する際の各リー
ドの配置全示し、第２図は上記ペレットの断面構成を示
している。第１図および第２図において、前記第６図お
よび第７図と同一構成部には同じ符号を付している。Ｆ
ＥＴが形成された４レツト１１は、リード３２のマウン
ト部３２　ａにマウントされる。このリード３２にはド
レインバイアス電圧以上の正のバイアス電圧ｖｌＬが印
加される。上記リード３２と離隔し、且つこのリード３
２と長手方向が同一となるようにソースリード１２が配
置される。上記リード３２゜１２と交差する方向には、
ドレインリード１３、ゲートリード１４が配置され、こ
れらのリード１３．１４間には上記マウント部３２ａが
配置ケれる。上記ペレット１１のソース電極１５、ドレ
イン電極１６およびデート電極１７はそれぞれ、デンデ
ィングワイヤ１８〜２０を介して上記ソースリード１２
、ドレイ／リード１３およびゲートリード１４に接続さ
れる。そして、上記ペレット１１、マウント部３２ａ、
ソースリード１２の端部、ドレインリード１３の端部、
およびゲートリード１４の端部が外囲器２１に封止をれ
て成る。
第２図は、前記第１図におけるペレット１１の断面構成
図である。ペレット１１の裏面電極２９には、電源３３
から上記リード３２を介して■。
なる正のバイアス電圧が印加される。このノ９イアス電
圧ｖ８ハ、ドレインバイアス電源３４からドレイン電極
２７に印加されるドレインノ（イアスミ圧ＶＤ以上（ｖ
８≧ＶＤ）に設定される。
このような構成によれば、裏面電極２９にドレインバイ
アス電圧ＶＤより高い正のバイアス電圧ｖＲが印加され
ているので、半絶縁性基板２２中に発生した電子は裏面
電極２９側に引き込まれ、過剰なリーク電流ＩＲＸは裏
面電極２９に向かって流れる。従、〕で、第３図に示す
如くリーク電流”ＥＸはＦＥＴの動作領域下部の空乏層
領域３１を通過しないので、この領域３１に影響を与え
ることは無く、ドレイン電流ＩＤの振動を防止できる。
なお、ソースリード１２の形状は短かく太く、且つソー
スのデンディングワイヤ１８のワイヤ長金短かくするよ
うに配慮すれば、ソースリード１２のインダクタンスＬ
ｍの増加を最小限にでき、また形状の工夫によってゲー
ト、ドレイン間をソースリードで遮へいする効果を損わ
ない様にしてゲート、ドレイン間容量Ｃｇｄの増大を最
小限にでき、最大有能利得ＭＡＧの低下全防止できる。
第４図および第５図はそれぞれ、この発明の他の実施例
を示すもので、ペレット１１をドレインリード１３の端
部に設けたマウント部１３１にマウントすることにより
、裏面電極２９にドレインバイアス電圧ＶＤ？印加する
ようにしている。第４図および第５図において、前記第
１図および第２図と同一構成部には同じ符号を付してお
り、ソースリード１２は上記マウント部１３１の一部を
囲むようにコの字形に折曲されている。これによって、
ソースのぎンディングワイヤ１８のワイヤ長を短かくす
るようにしている。
このような構成においても上記実施例と同様に。
半絶縁性基板２２中に発生１−た電子による過剰なリー
ク電流Ｉ０を裏面電極２９側に導くことができ、ドレイ
ン電極工ゎの振動を防止で鼻る。
なお、前記第４図に示した構成の場合に奄前記第１図の
実施例と同様に、ソースリード１２を短かく且つ太くす
ることにより、このソースリード１２のインダクタンス
Ｌ３が最小となるように配慮すべきである。また、ゲー
ト、ドレイン間の遮へい効果は従来例と同等となる。
［発明の効果コ 以上説明したようにこの発明によれば、ドレイン電流の
振動全防止できる半導体装置が得られる。
【図面の簡単な説明】
第１図ないし第３図はそれぞれこの発明の一実施例に係
わる半導体装［について説明するための図、第４図およ
び第５図はそれぞれこの発明の他の実施例について説明
するための図、第６図ないし第８図はそれぞれ従来の半
導体装置について説明するための図である。 １１・・・イレット、１２・・・ソースＩＪ−ド、１３
・・・ドレインリード、１４・・・ゲートリード、２１
・・・外囲器、２２・・・半絶縁性基板、２３・・・ソ
ース領域、２４・・・ドレイン領域、２５・・・チャネ
ル領域、２６・・・ソース電極、２７・・・ドレイン領
域、２８・・・ゲート電極、２９・・・裏面電極、３２
・・・リード、ＶＤ・・・ドレインバイアス電圧、ｖｌ
・・りぐイアスミ圧。

Claims (2)

    【特許請求の範囲】
  1. （１）半絶縁性基板と、この基板の表面領域に所定間隔
    に離隔して形成されるソース領域、ドレイン領域と、こ
    れらソース、ドレイン領域間に形成されるチャネル領域
    と、上記ソース領域およびドレイン領域上の上記半絶縁
    性基板上にそれぞれ形成されるソース電極およびドレイ
    ン電極と、上記チャネル領域上の上記半絶縁性基板上に
    形成されるゲート電極とを備えたペレットを上記ドレイ
    ン電極へのバイアス電圧と等しいかあるいは高いバイア
    ス電圧が印加されるリードに設けたマウント部にマウン
    トし、上記ソース電極、ドレイン電極およびゲート電極
    をそれぞれソースリード、ドレインリードおよびゲート
    リードにそれぞれ接続した後、外囲器に封止することを
    特徴とする半導体装置。
  2. （２）前記ペレットがマウントされる前記リードを前記
    ドレインリードと共用することを特徴とする特許請求の
    範囲第１項記載の半導体装置。
JP61231722A 1986-09-30 1986-09-30 半導体装置 Granted JPS6386555A (ja)

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