JPS6385842A - Information processor - Google Patents
Information processorInfo
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- JPS6385842A JPS6385842A JP22951586A JP22951586A JPS6385842A JP S6385842 A JPS6385842 A JP S6385842A JP 22951586 A JP22951586 A JP 22951586A JP 22951586 A JP22951586 A JP 22951586A JP S6385842 A JPS6385842 A JP S6385842A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速メモリと低速メモリとを切り換えて用いる
情報処理装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing device that switches between high-speed memory and low-speed memory.
中央処理装置（以下、ＣＰＵと略記する）とメモリとを
有し、種々の情報処理を行う装置において、高速処理を
可能とするためには高速にアクセスできるメモリ、すな
わち高速メモリを用いる必要がある。しかしすべてのメ
モリを高速メモリとすることは装置の大幅なコスト上昇
を伴うので、従来の情報処理装置では経済性を考慮して
メモリの一部だけを高速メモリとし、必要に応じて高速
メモリとアクセス時間は長いが低価格の低速メモリとを
切り換えて用いている。In order to enable high-speed processing in devices that have a central processing unit (hereinafter abbreviated as CPU) and memory and perform various information processing, it is necessary to use memory that can be accessed at high speed, that is, high-speed memory. . However, using high-speed memory for all memory would entail a significant increase in the cost of the device, so in conventional information processing devices, only part of the memory is made high-speed memory in consideration of economic efficiency, and high-speed memory is added as needed. It is used by switching between low-speed memory, which takes a long time to access, but is inexpensive.
■チップにＩＣ化されたＣＰＵを持つこのような従来の
情報処理装置は、ＣＰＵの外部にアドレスを判定するた
めの手段を持ち、ＣＰＵが出力するアドレスが高速メモ
リに割り当てられたものか否かを判定して高速メモリま
たは低速メモリを切り換えてアクセスするようになって
いる。■ Conventional information processing devices like this, which have a CPU integrated into a chip, have a means for determining addresses outside the CPU, and it is possible to determine whether the address output by the CPU is assigned to high-speed memory or not. The memory is accessed by switching between high-speed memory and low-speed memory.
上述した従来の情報処理装置においては、メモリを切り
換えるための回路が複雑であるため、この回路をＬＳＩ
化してもそれを構成するバッフブー回路における遅延や
配線遅延が問題となっていた。すなわち高速メモリに対
してこのような回路を構成することは容易ではなく、従
って高速メモリの高速性を十分に生かすことは困難であ
った。In the conventional information processing device described above, the circuit for switching memory is complicated, so this circuit is implemented as an LSI.
However, delays in the buffer circuits that make up the circuits and wiring delays were still a problem. That is, it is not easy to configure such a circuit for a high-speed memory, and therefore it has been difficult to take full advantage of the high speed performance of a high-speed memory.
しかしながらメモリの一部を高速化して装置の処理能力
の向上を図ることは非常に有益であり、そのため何らか
の工夫を行うことが必要であった。However, it is extremely beneficial to increase the speed of a part of the memory to improve the processing capacity of the device, and therefore it has been necessary to take some measures.
本発明の目的は高速メモリの性能を十分に生かすことに
よって、高い処理能力を実現した情報処理装置を提供す
ることにある。An object of the present invention is to provide an information processing device that achieves high processing capacity by fully utilizing the performance of high-speed memory.
本発明は、ＩＣ化された中央処理装置と、この中央処理
装置がアクセスする第１のメモリと第２メモリとを有し
、第１のメモリはアクセス時間が比較的長く、第２のメ
モリはアクセス時間が比較的短くそして外部から入力さ
れる制御信号によってアクセス可能またはアクセス不可
能となる情報処理装置であって、
前記中央処理装置がメモリアクセス時に出力するアドレ
スが前記第１のメモリのアドレスであるか前記第２のメ
モリのアドレスであるかを判定するアドレス判定手段と
、
前記中央処理装置がメモリアクセス時に出力するアドレ
スが前記第２のメモリのアドレスであると前記アドレス
判定手段が判定した時、前記第２のメモリにアクセスを
可能とする前記制御信号を出力する信号発生手段とを有
することを特徴とする。The present invention has a central processing unit integrated into an IC, and a first memory and a second memory accessed by the central processing unit, the first memory having a relatively long access time, and the second memory having a relatively long access time. An information processing device that has a relatively short access time and is accessible or inaccessible depending on a control signal input from the outside, wherein the address output by the central processing unit when accessing the memory is the address of the first memory. address determining means for determining whether an address exists or is an address of the second memory; and when the address determining means determines that an address output by the central processing unit when accessing the memory is an address of the second memory; , and signal generating means for outputting the control signal that enables access to the second memory.
すなわち、ＩＣ化されたＣＰＵ内に高速メモリへのアク
セスであるのか低速メモリへのアクセスであるのかを判
定する手段を設けることによって先に述べたメモリを切
り換える回路を不要とし、バフファー回路における遅延
や配線遅延により高速メモリの高速性が十分に生かされ
ないという問題を解決する。In other words, by providing a means to determine whether the access is to high-speed memory or low-speed memory in the IC-based CPU, the circuit for switching the memory mentioned above is not required, and the delay in the buffer circuit can be reduced. To solve the problem that the high speed performance of high speed memory is not fully utilized due to wiring delay.
第１図は本発明の一実施例を示すブロック図である。 FIG. 1 is a block diagram showing one embodiment of the present invention.
この情報処理装置はＣＰＵＩと、高速メモリ２と、低速
メモリ３と、アドレスバス４と、データバス５とを有し
ている。高速メモリ２は低速メモＩ７３に比べそのメモ
リ容量は小さいが、高速アクセスが可能である。また、
高速メモリ２は外部から入力される制御信号によってア
クセス可能またはアクセス不可能となる。ＣＰＵＩはＩ
Ｃ化されており、本発明に関連した構成要素として次の
（イ）〜（へ）を育している。This information processing device has a CPUI, a high speed memory 2, a low speed memory 3, an address bus 4, and a data bus 5. Although the high-speed memory 2 has a smaller memory capacity than the low-speed memory I73, high-speed access is possible. Also,
The high speed memory 2 is made accessible or inaccessible by a control signal input from the outside. CPUI is I
C, and the following (a) to (f) are developed as constituent elements related to the present invention.
（イ）メモリをアクセスするためのアドレスａを格納し
、これを高速メモリ２と低速メモリ３に出力するアドレ
スレジスタ１１゜
（ロ）高速メモリ２に割り当てられているアドレスの上
限値ｊを保持する上限値レジスタ１２゜（ハ）高速メモ
リ２に割り当てられているアドレスの下限値ｋを保持す
る下限値レジスタ１３゜（ニ）アドレスレジスタ１１が
出力するアドレスａと、上限値レジスタ１２が出力する
上限値ｊと、下限値レジスタ１３が出力する下限値にと
を比較し、上限値ｊ≦アドレスａまたはアドレスａく下
限値にのとき論理レベル“１”の信号を出力し、下限値
に≦アドレスａく上限値ｊのとき論理レベル“０”の信
号を出力する比較器１４゜
（ホ）比較器１４が論理レベル“０”の信号を出力した
とき、ＣＰＵＩのメモリリクエストｂにより論理レベル
“０”のセレクト信号Ｓを所定のタイミングで高速メモ
リ２に出力するタイミング制御回路１５゜
（へ）高速メモリ２または低速メモリ３から読み込んだ
命令を格納する命令レジスタ１６゜なお、上限値レジス
タ１２と下限値レジスタ１３の内容は高速メモリ２に割
り当てるアドレスに応じてＣＰＵＩの命令により書き替
え可能である。また、本発明に特に関連のある上限値レ
ジスタ１２゜下限値レジスタ１３．比較器１４．タイミ
ング制御回路１５はＣＰＵＩのバスインタフェース部に
設けられている。(B) Address register 11° that stores address a for accessing memory and outputs it to high-speed memory 2 and low-speed memory 3. (B) Holds the upper limit value j of the address assigned to high-speed memory 2. Upper limit register 12° (c) Lower limit register 13° that holds the lower limit value k of the address assigned to the high-speed memory 2 (d) Address a output by the address register 11 and upper limit output by the upper limit register 12 The value j is compared with the lower limit value output by the lower limit value register 13, and when the upper limit value j≦address a or the address a minus the lower limit value, a signal of logic level “1” is output, and when the lower limit value ≦address Comparator 14 that outputs a signal of logic level "0" when a is the upper limit value j (e) When the comparator 14 outputs a signal of logic level "0", memory request b of the CPU A timing control circuit 15 that outputs the select signal S of "" to the high-speed memory 2 at a predetermined timing; (f) an instruction register 16 that stores instructions read from the high-speed memory 2 or the low-speed memory 3; The contents of the value register 13 can be rewritten according to the address assigned to the high-speed memory 2 by a CPU instruction. Also, upper limit value register 12 and lower limit value register 13 . Comparator 14. The timing control circuit 15 is provided in the bus interface section of the CPUI.
第２図はＣＰＵＩが高速メモリ２および低速メモリ３を
アクセスする時の各信号のタイミングチャートである。FIG. 2 is a timing chart of each signal when the CPUI accesses the high speed memory 2 and the low speed memory 3.
この図を第１図と共に用いて本装置の動作を説明する。The operation of this device will be explained using this figure together with FIG. 1.
ＣＰＵＩはメモリから命令を読み込む場合、まずメモリ
のアドレスａをアドレスレジスタ１１に格納し、このア
ドレスを高速メモリ２および低速メモリ３にアドレスバ
ス４を介して出力する。アドレスａを出力するタイミン
グは、第２図に示したように、ＣＰＵＩを動作させるた
めの基本クロックであるクロックＣの立ち上がりに同期
している。アドレスａは比較器１４にも出力されており
、ここで上限値レジスタ１２にあらかじめ格納されてい
る高速メモリのアドレスの上限値ｊおよび下限値レジス
タ１３にあらかじめ格納されている下限値にと比較され
る。アドレスａが高速メモリ２に割り当てたアドレスＹ
であった場合には、下限値に≦アドレスａ〈上限値ｊと
なるので、比較器１４は論理レベル“０”の信号を出力
する。タイミング制御回路１５はこの信号を受け、メモ
リリクエストｂによって論理レベル“０”のセレクト信
号Ｓを第２図に示したタイミングで高速メモリ２に制御
信号として出力する。高速メモリ２はこの信号を受ける
とアクセスを可能とし、アドレスＹの内容をリードデー
タｄとしてデータバス５を介して命令レジスタ１６に出
力する。When the CPUI reads an instruction from the memory, it first stores the address a of the memory in the address register 11, and outputs this address to the high speed memory 2 and the low speed memory 3 via the address bus 4. As shown in FIG. 2, the timing of outputting address a is synchronized with the rising edge of clock C, which is the basic clock for operating the CPUI. The address a is also output to the comparator 14, where it is compared with the upper limit value j of the high-speed memory address stored in advance in the upper limit value register 12 and the lower limit value stored in advance in the lower limit value register 13. Ru. Address Y assigned by address a to high-speed memory 2
If so, the lower limit value≦address a<upper limit value j, so the comparator 14 outputs a signal of logic level “0”. The timing control circuit 15 receives this signal and outputs a select signal S of logic level "0" as a control signal to the high speed memory 2 at the timing shown in FIG. 2 according to the memory request b. When high-speed memory 2 receives this signal, it becomes accessible and outputs the contents of address Y as read data d to instruction register 16 via data bus 5.
一方、アドレスレジスタ１１に格納されアドレスａが低
速メモリ３のアドレスＷである場合には、上限値ｊ≦ア
ドレスａまたはアドレスａ〈下限値にとなるので、比較
器１４は論理レベル“１”の信号を出力し、タイミング
制御回路１５は論理レベル″０″のセレクト信号Ｓは出
力しない。従って、高速メモリ２はデータを出力せず、
低速メモリ３がアドレスＷの内容をリードデータｄとし
て命令レジスタ１６に出力する。On the other hand, when the address a stored in the address register 11 is the address W of the low-speed memory 3, the upper limit value j≦address a or address a<lower limit value, so the comparator 14 outputs the logic level "1". The timing control circuit 15 does not output a select signal S of logic level "0". Therefore, high-speed memory 2 does not output data,
The low-speed memory 3 outputs the contents of the address W to the instruction register 16 as read data d.
以上説明したように本発明の情報処理装置のＣＰＵは、
アドレスが高速メモリのアドレスであるか否かを判定し
、その結果に基づいてメモリを制御する信号を出力する
回路をチップ内に持っている。従って、高速メモリは特
別な外部回路を必要とせず、高速メモリのスピードを十
分に生かした高い処理能力を持つ情報処理装置を実現す
ることができる。As explained above, the CPU of the information processing device of the present invention is
The chip has a circuit that determines whether an address is a high-speed memory address or not, and outputs a signal to control the memory based on the result. Therefore, high-speed memory does not require any special external circuit, and it is possible to realize an information processing device with high processing capacity that fully takes advantage of the speed of high-speed memory.
第１図は本発明の一実施例を示すブロック図、第２図は
この一実施例のタイミングチャートである。
１・・・・・ＣＰＵ
２・・・・・高速メモリ
３・・・・・低速メモリ
４・・・・・アドレスバス
５・・・・・データバス
１１・・・・・アドレスレジスタ
１２・・・・・上限値レジスタ
１３・・・・・下限値レジスタ
１４・・・・・比較器
１５・・・・・タイミング制御回路
１６・・・・・命令レジスタFIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a timing chart of this embodiment. 1... CPU 2... High speed memory 3... Low speed memory 4... Address bus 5... Data bus 11... Address register 12... ... Upper limit value register 13 ... Lower limit value register 14 ... Comparator 15 ... Timing control circuit 16 ... Instruction register
Claims (1)
がアクセスする第１のメモリと第２のメモリとを有し、
第１のメモリはアクセス時間が比較的長く、第２のメモ
リはアクセス時間が比較的短くそして外部から入力され
る制御信号によってアクセス可能またはアクセス不可能
となる情報処理装置であって、 前記中央処理装置がメモリアクセス時に出力するアドレ
スが前記第１のメモリのアドレスであるか前記第２のメ
モリのアドレスであるかを判定するアドレス判定手段と
、 前記中央処理装置がメモリアクセス時に出力するアドレ
スが前記第２のメモリのアドレスであると前記アドレス
判定手段が判定した時、前記第２のメモリにアクセスを
可能とする前記制御信号を出力する信号発生手段とを有
することを特徴とする情報処理装置。(1) It has an IC-based central processing unit, and a first memory and a second memory that are accessed by this central processing unit,
The first memory has a relatively long access time, the second memory has a relatively short access time, and is accessible or inaccessible depending on a control signal input from the outside. address determining means for determining whether an address output by the device when accessing memory is an address of the first memory or an address of the second memory; An information processing device comprising: signal generating means for outputting the control signal that enables access to the second memory when the address determining means determines that the address is a second memory address.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22951586A JPS6385842A (en) | 1986-09-30 | 1986-09-30 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22951586A JPS6385842A (en) | 1986-09-30 | 1986-09-30 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6385842A true JPS6385842A (en) | 1988-04-16 |
Family
ID=16893380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22951586A Pending JPS6385842A (en) | 1986-09-30 | 1986-09-30 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6385842A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5376448A (en) * | 1989-12-08 | 1994-12-27 | Nippon Zeon Co., Ltd. | Rubber covered roll and rubber composition for rubber covered roll |
| EP0869508A2 (en) * | 1997-03-31 | 1998-10-07 | Nec Corporation | Microcomputer capable of suppressing power consumption even if a program memory is increased in capacity |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429940A (en) * | 1977-08-10 | 1979-03-06 | Fujitsu Ltd | Microprocessor controller |
| JPS5712468A (en) * | 1980-06-24 | 1982-01-22 | Nec Corp | Address speed changing type storage device |
| JPS61118850A (en) * | 1984-11-15 | 1986-06-06 | Nec Corp | Microprocessor |
-
1986
- 1986-09-30 JP JP22951586A patent/JPS6385842A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5429940A (en) * | 1977-08-10 | 1979-03-06 | Fujitsu Ltd | Microprocessor controller |
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