JP3095229B2 - マイクロプロセッサ及び複合論理回路 - Google Patents
マイクロプロセッサ及び複合論理回路Info
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Description
本発明はBiCMOS技術を用いたマイクロプロセツサおよ
び複合論理回路に関する。
び複合論理回路に関する。
従来、BiCMOS技術は高速SRAMやゲートアレイに適用さ
れて、その高速性と低電力性の特徴が実証されてきた。
近年、RISCやCISCプロセツサの性能向上は目ざましいも
のがあるが、1990年代の半ばには100MIPSを越えるマイ
クロプロセツサの登場が予想されている。その時代のマ
イクロプロセツサは大容量のキヤツシユメモリやFPUの
内蔵が不可欠となるなど数百万トランジスタ規模のオン
チツプ化が必要なため、高速，高集積，低電力の特徴を
満足するBiCMOS技術の採用が最も有効である。 BiCMOS技術を用いたマイクロプロセツサの従来技術が
アイ・イー・イー・イー，ジエー オブ ソリツド ス
テート サーキツツ 第23巻 第２号 1988年４月（50
頁から506頁）（IEEE J.of SOLID STATE CIRCUITS Vol2
3,2 April 1988 p500−506）で発表されている。その
要旨とするところは、微小信号を取扱うセンス回路や負
荷の重いバスの駆動などの要所に限つてバイポーラトラ
ンジスタを用いた回路を使用し、残りの部分をCMOS回路
で構成することにより、全CMOSプロセツサ並みの高集積
と低電力を実現した上で、全ECLプロセツサ並みの高速
性能を実現したものである。 しかしながら、上記従来技術を踏襲しただけでは、ク
ロツク周波数が100MHzを越える将来の超高性能マイクロ
プロセツサを実現することはほとんど不可能である。 なんとなれば、高集積化と低電力化を維持するため
に、バイポーラトランジスタの使用比率をむやみに高め
ることができないためである。 ところで、マイクロプロセツサの内部では演算結果の
照合，比較やメモリからの読出しデータの誤りチエツ
ク，所定のデータとの照合，比較その他各種制御情報や
データの集合など、数十〜数十本の入力信号を取り扱う
複雑な論理回路が随所で使用される。 従来、上記のような超多入力信号を照扱う論理回路と
して、例えば特開平１−296388号に開示されているよう
なダイナミツク論理回路がある。典型的なダイナミツク
論理回路では、ノンオーバーラツプの２相クロツクを使
用し、一方のクロツクが“1"レベルの期間に出力ノード
を予めプリジヤージしておき、他方のクロツクが“1"レ
ベルの期間に、論理が評価され、出力ノードをデイチヤ
ージするか、否かが決定される。しかしながら、上記の
ダイナミツク論理回路を100MHzを越えるマイクロプロセ
ツサに適用する場合、以下のような問題があり、事実上
不可能である。 １）所定のノンオーバラツプ期間を保障した上で幅の狭
い２相パルスを発生し、それをチツプ上の各所に歪なく
伝送することが困難になる。 ２）幅の狭い１方のクロツク期間に、ダイナミツクノー
ドをプリチヤージすることが困難になる。仮に、強力な
ドライバーでプリチヤージができたとしても、プリチヤ
ージ電流による電源ノイズが耐えがたい大きさになる。 ３）評価期間が１サイクルの時間から、プリチヤージ期
間とノンオーバーラツプの期間を引いたものになるた
め、スタテツク回路に比べて著しく不利になる。 以上から、超高速のマイクロプロセツサではスタテイ
ツク回路をメインにした構成を採用することが現実的な
選択になる。
れて、その高速性と低電力性の特徴が実証されてきた。
近年、RISCやCISCプロセツサの性能向上は目ざましいも
のがあるが、1990年代の半ばには100MIPSを越えるマイ
クロプロセツサの登場が予想されている。その時代のマ
イクロプロセツサは大容量のキヤツシユメモリやFPUの
内蔵が不可欠となるなど数百万トランジスタ規模のオン
チツプ化が必要なため、高速，高集積，低電力の特徴を
満足するBiCMOS技術の採用が最も有効である。 BiCMOS技術を用いたマイクロプロセツサの従来技術が
アイ・イー・イー・イー，ジエー オブ ソリツド ス
テート サーキツツ 第23巻 第２号 1988年４月（50
頁から506頁）（IEEE J.of SOLID STATE CIRCUITS Vol2
3,2 April 1988 p500−506）で発表されている。その
要旨とするところは、微小信号を取扱うセンス回路や負
荷の重いバスの駆動などの要所に限つてバイポーラトラ
ンジスタを用いた回路を使用し、残りの部分をCMOS回路
で構成することにより、全CMOSプロセツサ並みの高集積
と低電力を実現した上で、全ECLプロセツサ並みの高速
性能を実現したものである。 しかしながら、上記従来技術を踏襲しただけでは、ク
ロツク周波数が100MHzを越える将来の超高性能マイクロ
プロセツサを実現することはほとんど不可能である。 なんとなれば、高集積化と低電力化を維持するため
に、バイポーラトランジスタの使用比率をむやみに高め
ることができないためである。 ところで、マイクロプロセツサの内部では演算結果の
照合，比較やメモリからの読出しデータの誤りチエツ
ク，所定のデータとの照合，比較その他各種制御情報や
データの集合など、数十〜数十本の入力信号を取り扱う
複雑な論理回路が随所で使用される。 従来、上記のような超多入力信号を照扱う論理回路と
して、例えば特開平１−296388号に開示されているよう
なダイナミツク論理回路がある。典型的なダイナミツク
論理回路では、ノンオーバーラツプの２相クロツクを使
用し、一方のクロツクが“1"レベルの期間に出力ノード
を予めプリジヤージしておき、他方のクロツクが“1"レ
ベルの期間に、論理が評価され、出力ノードをデイチヤ
ージするか、否かが決定される。しかしながら、上記の
ダイナミツク論理回路を100MHzを越えるマイクロプロセ
ツサに適用する場合、以下のような問題があり、事実上
不可能である。 １）所定のノンオーバラツプ期間を保障した上で幅の狭
い２相パルスを発生し、それをチツプ上の各所に歪なく
伝送することが困難になる。 ２）幅の狭い１方のクロツク期間に、ダイナミツクノー
ドをプリチヤージすることが困難になる。仮に、強力な
ドライバーでプリチヤージができたとしても、プリチヤ
ージ電流による電源ノイズが耐えがたい大きさになる。 ３）評価期間が１サイクルの時間から、プリチヤージ期
間とノンオーバーラツプの期間を引いたものになるた
め、スタテツク回路に比べて著しく不利になる。 以上から、超高速のマイクロプロセツサではスタテイ
ツク回路をメインにした構成を採用することが現実的な
選択になる。
しかしながら、前述のような超多入力信号を取扱うス
タテイツク論理回路は高々３〜４入力のCMOSゲートやラ
ツチ回路を用いて構成されるため、超高速，高集積のマ
イクロプロセツサを実現する上で以下のような問題点が
ある。 １）入力数に比例して論理段数が増加するため、パスデ
イレイが増加し、高速化のための最大の障害になる。 ２）使用する論理ゲート数が増加するため素子領域の面
積が増大する。 ３）上記、論理ゲート相互間を接続するための配線が増
加するため、チツプサイズが増大する。 ４）論理ゲート数の増加により、消費電力が増大する。 本発明の目的は上記従来技術の問題点を解決し、超高
速，高集積，低消費電力のマイクロプロセツサを提供す
ることにある。本発明の他の目的は上記、マイクロプロ
セツサを始めとして、他の論理LSIやメモリLSIに適用し
て有効なBiCMOS超多入力複合論理回路を提供することに
ある。
タテイツク論理回路は高々３〜４入力のCMOSゲートやラ
ツチ回路を用いて構成されるため、超高速，高集積のマ
イクロプロセツサを実現する上で以下のような問題点が
ある。 １）入力数に比例して論理段数が増加するため、パスデ
イレイが増加し、高速化のための最大の障害になる。 ２）使用する論理ゲート数が増加するため素子領域の面
積が増大する。 ３）上記、論理ゲート相互間を接続するための配線が増
加するため、チツプサイズが増大する。 ４）論理ゲート数の増加により、消費電力が増大する。 本発明の目的は上記従来技術の問題点を解決し、超高
速，高集積，低消費電力のマイクロプロセツサを提供す
ることにある。本発明の他の目的は上記、マイクロプロ
セツサを始めとして、他の論理LSIやメモリLSIに適用し
て有効なBiCMOS超多入力複合論理回路を提供することに
ある。
前記目的を達成するために、本発明は、マイクロプロ
セツサの内部で各種の制御や演算のために使用される超
多入力複合論理回路をＭ入力（Ｍ≧）のCMOS論理回路と
１ケのバイポーラトランジスタ回路からなる単位論理回
路をＮケ（Ｎ≧２）設け、それぞれの出力を集合するこ
とによつてＭ×Ｎの入力信号に応答して１ケの出力を生
成するように構成する。
セツサの内部で各種の制御や演算のために使用される超
多入力複合論理回路をＭ入力（Ｍ≧）のCMOS論理回路と
１ケのバイポーラトランジスタ回路からなる単位論理回
路をＮケ（Ｎ≧２）設け、それぞれの出力を集合するこ
とによつてＭ×Ｎの入力信号に応答して１ケの出力を生
成するように構成する。
本発明によれば、超多入力の論理信号を複数の比較的
入力数の少ない単位論理回路が分担して並列に実行し、
それぞれの出力を接続して集合することにより、超多入
力信号に応答した１つの出力信号が得られる。 このため、従来に比べて論理段数が激減する。論理段
数の削減により、回路のデイレイが大幅に短縮され、使
用する論理回路の数およびそれらの相互間を接続するた
めの配線も大幅に削減される。
入力数の少ない単位論理回路が分担して並列に実行し、
それぞれの出力を接続して集合することにより、超多入
力信号に応答した１つの出力信号が得られる。 このため、従来に比べて論理段数が激減する。論理段
数の削減により、回路のデイレイが大幅に短縮され、使
用する論理回路の数およびそれらの相互間を接続するた
めの配線も大幅に削減される。
第１図は本発明のマイクロプロセツサの構成を示すブ
ロツク図である。 図において、101はバス制御部であり、マイクロプロ
セツサの内部と外部装置（例えば主メモリ）との間のデ
ータのやりとりを制御する。外部装置とのインタフエー
スはアドレスバス111,データバス112,コントロールバス
113を介して行われ、マイクロプロセツサ内部とのイン
タフエースはバス121,122を介して行われる。102は命令
キヤツシユであり、主メモリの１部の写しである命令デ
ータが格納されている。103はデータキヤツシユであ
り、外部主メモリの１部の写しの演算データが格納され
ている。104はMMU（Memory Management Unit）であり、
キヤツシユメモリ102,103の読出し、書込みの制御やヒ
ツト判定の制御などを行う。105は命令制御部であり、
命令キヤツシユ102から命令をフエツチし、デコードし
て各種の演算制御信号を出力する。 また、MMU104に対して命令フエツチ用のアドレス13
1、オペランドフエツチ用のアドレス132を出力する。 107は演算部であり、算術演算，論理演算，シフト演
算などを行う。106はレジスタフアイルであり、一連の
演算の途中の結果などのテンポラリデータが格納され
る。 ここで、バス制御部101にはバススヌープ回路101−１
が含まれている。これはアドレスバス111とコントロー
ルバス113を常時監視しており、他のバスマスタが主メ
モリに対して書込みを実行したとき、もし、同じアドレ
スのデータが内部にキヤシングされていれば、それを無
効とするための信号を生成する。このためにはアドレス
バス111のデータと内部キヤツシングアドレスとの一致
を検出するための超多ビツト一致論理回路が必要であ
る。 例えば32bitの比較器を従来のCMOSゲート回路で構成
すると入力から出力まで５〜６段の論理回路が必要であ
り、約50ケの論理ゲートを必要とする。将来、バス幅が
64ビツトに拡張されるとさらに１〜２段の論理回路が付
加され、約100ゲートの論理回路が必要になる。 このような、多段論理回路は入力から出力までのパス
デイレイが大きくなるため、将来の高速バス（例えば10
0MHz以上）には対応できないという問題がある。 本発明のバススヌープ回路101−１は上記の多ビツト
データの比較を後述のように実質的に１段の論理回路で
実現できるため、将来の100MHzを越えるバスの転送トレ
イにも十分対応できる高速性を有しており、しかも少な
い論理ゲート数で実現できる。 次に、命令キヤツシユ102とデータキヤツシユ103には
超多入力複合論理回路102−1,103−１が含まれている。
具体的には超多ビツトのコンパレータとパリテイチエツ
カーである。多ビツトコンパレータは論理アドレスとキ
ヤツシユ内のTAGアドレスとの比較やアクセス権のチエ
ツクなどに複数個使用される。このコンパレータには前
述と同様の実質的に１段の論理回路で実現した多ビツト
コンパレータが使用される。 パリテイチエツカーはメモリの読出しデータの信頼性
を高めるために必要であり、例えば、８バイト並列読出
しのキヤツシユメモリでは、バイト単位のパリテイビツ
トを含めて72ビツトのデータに対するパリテイチエツク
が必要である。 これを従来のCMOSゲート回路の組合せで構成すると入
力から出力までの６〜７段の論理ゲートが必要であり、
約70ケの論理ゲートを必要とする。 また、これらの論理ゲート相互間を接続する配線の数
も多くなる。 パリテイチエツクはキヤツシユメモリの読出しサイク
ルタイムと同じかそれ以上の速さで判定結果を出さなけ
ればならないので、上記のような多段論理回路ではマシ
ンサイクル数nsの将来の超高性能マイクロプロセツサに
は対応できなくなるという問題がある。 本発明のパリテイチエツク回路は上記のような超多ビ
ツトデータのパリテイチエツクを後述のように実質的に
２段の論理回路で実現できるため、マシンサイクル数ns
またはそれ以下の超高性能マイクロプロセツサに十分対
応できる高速性を有しており、しかも複雑な論理回路を
従来よりも少ない論理ゲート数で実現できる。 本実施例ではレジスタフアイル106の中の106−１にも
上記パリテイチエツカーが使用されており、レジスタフ
アイルからの読出しデータに対応するパリテイチエツク
が行われる。 命令制御105には例えば各種の状態信号やエラー信号
を収集し、その結果によつて演算の流れを制御するため
に超多入力のOR回路を含む超多入力複合論理回路105−
１が設けられている。 また、演算器107には演算入力データや演算結果デー
タのALL“1"（又はALL“0"）を検出するために、超多入
力のNAND回路又はNOR回路を含む超多入力複合論理回路1
07−１が設けられている。 例えば32ビツトデータのALL“1"検出を考えると、従
来の３入力ゲートを用いて構成すると入力から出力まで
４段の論理回路が必要であり、17ケの論理ゲートを必要
とする。 このような、多段論理回路は入力から出力までのパス
デイレイが大きくなるため、その分だけ、演算系のくり
返しサイクルを長くしなければならないと云う問題があ
る。また、仮にチエツク専用のパイプラインステージを
設けたとしてもマシンサイクル数nsクラスの超高性能マ
イクロプロセツサには対応できないという問題がある。 本発明の超多ビツトNAND（又はNOR）ゲートは後述の
ように実質的に１段の論理回路で実現できるため、上記
のような問題が解決され、マシンサイクル数nsまたはそ
れ以下の超高性能マイクロプロセツサに十分対応できる
高速性を有しており、しかも従来よりも少ない論理ゲー
ト数で実現できる。 第２図に、本発明のパリテイチエツク回路の実施例を
示す。図において、201−１〜201−ｎはバイトパリテイ
検出回路であり、８ビツトのデータと１ビツトのパリテ
イビツトを入力してバィト単位のパリテイ判定結果を出
力する。バイトパリテイ検出回路201−１において、211
〜213は第３図に示すように、CMOS回路で構成された３
入力の奇数チエツク回路、214は第３図と類似の構成の
３入力偶数検出回路である。 また、215のコレクタが電源V3に、ベースが偶数検出
回路214に、エミツタが共通出力220に接続されたNPNト
ランジスタ（以下、NPN）である。本実施例では９ビツ
トの入力データの“1"の個数が偶数のとき、パリテイエ
ラーとしてNPNトランジスタを駆動して“1"レベルを出
力し、奇数のとき、NPNトランジスタは駆動されない。 ｎケのバイトパリテイ検出回路201−１〜201−ｎのそ
れぞれの出力は共通出力線220で接続されて導出され
る。したがつて、ｎバイトのデータのうち１つでもパリ
テイエラーのバイトが有れば共通出力線220には“1"レ
ベルが出力され、パリテイエラーが無い場合、出力線22
0は付勢されない。 230は例えば、第４図に示すようなMOSのカレントミラ
ー回路によるプルダウン回路であり、共通出力線220が
付勢されないとき、共通出力線220を“0"レベルにプル
ダウンするためのものである。 231,232はパリテイチエツクの結果を入力して所定の
処理を行うための論理回路であり、CMOS論理回路,BiCMO
S論理回路,ECL論理回路で構成されている。 第２図において、電源V1とV3の関係はV1≦V3であり、
V1＞V3は有り得ない。本発明の好ましい実施例として、
V1,V3は3.3V〜2.5V前後の低電圧であり、V2＝0Vであ
る。また、V1,V3を0VとするとV2＝−3.3V〜−2.5V前後
の低電圧である。 なお、詳しくは後述するが、本発明の目的の１つであ
る超高速性能を現実のものとするためにはバイポーラト
ランジスタとMOSトランジスタのそれぞれがどんなもの
でも良いと云う訳にはいかない。 たとえばNPNは少なくともコレクタ抵抗が十分低くな
ければ、ターンオフのとき致命的に飽和状態に落入つて
しまう。また、NPNのベース電流を供給するPMOSトラン
ジスタ（以下PMOS）はNPNのオン動作によつてチヤンネ
ルコンダクタンスが変調（Modulation）を受けるもので
あつてはならない。 したがつて、特開昭52−26181号の第６図及び第５図
に開示された第15図，第16図のようにMOSデバイスのサ
ブストレイトをコレクタとして形成したNPNトランジス
タや、NPNトランジスタのコレクタ領域をサブストレイ
トとして形成したPMOSトランジスタなどを使用した場
合、本発明の利点と効果を享受することは不可能であ
る。 第13図は従来の８バイトデータのパリテイチエツク回
路を示している。図において、1301〜1308は第14図に示
すバイトパリテイ検出回路であり、４段のEORゲートで
構成される。また、1311,1312は４入力NORゲート、1400
は２入力NANDゲートである。このように、従来の論理回
路では入力から出力まで６段の論理回路が必要であり、
67ケものゲート回路が必要になる。 一方、本発明のパリテイ検出回路は第２図に示すよう
に、実質的に２段の論理回路で構成でき、32ケのゲート
回路で構成できる。 第３図は、第２図のパリテイチエツカー用に、発明し
た３入力の奇／偶判定回路である。 図において、A,B,Cは入力信号であり、Ｙは出力信号
である。また、図中、301〜304はインバータ,311〜316
はPMOSとNMOSを並列接続したパススイツチである。 本回路は20ケのトランジスタで構成されており最も遅
いパスは２ケのインバータのスイツチング時間と２ケの
パススイツチのスルー時間で決まる。ところで、インバ
ータはCMOSゲートの中で最も高速であり、パススイツチ
のスルー時間はインバータの遅延時間の数粉の１しかな
いため高速な奇／偶判定が可能になる。 さらに、本発明の３入力奇／偶判定回路をバイトパリ
テイ検出回路に採用すると、従来、第13図，第14図のよ
うに６段の論理段を必要としたものが、第２図に示すよ
うにわずか２段の論理段数で実現できるため、回路の高
速化，小形化に極めて有効である。 第５図に本発明の多ビツトコンパレータの実施例を示
す。図において、501−１〜501−n,502−１〜502−ｍは
１ビツトのコンパレータであり、１ビツト毎の比較結果
を出力する。１ビツトコンパレータ501−１において、5
11は第６図に示すような２入力EOR回路であり、512はコ
レクタが電源V312、ベースがEOR回路511の出力に、エミ
ツタが共通出力線520に接続されたNPNである。本実施例
では、EOR回路の入力a,bが不一致のとき、出力が“1"レ
ベルになりNPNトランジスタ512を駆動して、共通出力線
502に“1"レベルを出力し、一致のとき、NPN512は駆動
されない。501−１〜501−ｎの夫々の出力は共通出力線
520で接続されて導出される。したがつて、501−１〜50
1−ｎがすべて一致を検出した場合、共通出力線520は
“0"レベルになり、それ以外の時は“1"レベルになる。 同様に、502−１〜502−ｍがすべて一致を検出した場
合、共通出力線530は“0"レベルになり、それ以外は
“1"レベルになる。 したがつて、NORゲート540の出力は（ｎ＋ｍ）ビツト
がすべて一致した場合“1"レベルを出力し、それ以外は
“0"レベルを出力する。 なお、本実施例では（ｎ＋ｍ）ビツトの比較をｎビツ
トとｍビツトにグループ分けして比較し、NORゲート540
で集合する方法を示したが、グループ分けするかしない
か、グループ分けする場合のグループ数の決め方などは
デザインチヨイスの１コであり、本発明の範囲を制限す
るものではない。 第７図に本発明の超多ビツトNAND回路の実施例を示
す。図において、701−１〜701−ｎは３入力のNANDから
なる単位論理回路である。単位論理回路711は第８図に
示すようなCMOS3入力NAND回路であり、712はコレクタが
電源V3、ベースが３入力NAND711の出力に、エミツタが
共通出力線720に接続されたNPNである。単位論理回路70
1−１〜701−ｎの夫々の出力は配線で接続され、共通出
力線720に集合されている。また、夫々の単位論理回路
は３つの入力のすべてが“1"のとき、出力が“0"にな
り、NPNを駆動せず、１つでも“0"の入力があると、出
力が“1"になり、NPNを駆動して共通出力線720に“1"レ
ベルを出力する。 したがつて、共通出力線720には（３×ｎ）入力のNAN
Dゲートとしての出力が得られる。 なお、725はプルダウン回路、730は（３×ｎ）入力の
NANDの出力を利用する論理ゲートである。 本実施例では単位論理回路を３入力NANDゲートで示し
たが、単位入力数をいくつにするかは単にデザインチヨ
イスの問題である。入力数を増やすとNPNの数が少なく
なるメリツトはあるが、４入力を越えるCMOSゲートは速
度の劣化やノイズマージンの低下が大きい事に注意を払
う必要がある。 第９図に本発明のｎ対１マルチプレクサの実施例を示
す。図において、901−１〜901−ｎは２入力NORの単位
論理回路である。単位論理回路901−１において、911は
CMOS2入力NORゲートであり、912はコレクタが電源V3
に、ベースが２入力NORゲート911の出力に、エミツタが
共通出力線920に接続されたNPNである。２入力NORゲー
ト911の一方の入力にはデータ信号、他方の入力には選
択信号が入力され、両方が“0"レベルのときのみ出力が
“1"になり、NPN912を駆動する。単位論理回路901−２
〜901−ｎについても同様であり、それぞれの出力は配
線で接続されて共通出力線920に集約されているため、
本回路はｎ対１のマルチプレクサとして機能する。 なお、925はプルダウン回路、930はマルチプレクサの
出力を利用する論理ゲートである。 第10図は本発明を実施するにあたり、所望の効果を得
るために最低限必要なデバイス構造を説明するための補
助図である。 図において、101はPMOS、102はNMOS、103はNPNであ
る。また、104はコレクタ寄生抵抗である。 ここで、最も重要なことはコレクタ寄生抵抗104が妥
当な値の低抵抗で実現できることである。いま、V1＝V3
でPMOS101がオンになつた場合を考える。このとき、NPN
103のベース電位はほぼV1まで上昇する。一方、このと
きNPN103もオンし、コレクタ電流ICが流れる。その結
果、NPN103のコレクタ電位Ｖは Ｖ＝V1−Irc＜V1 となり、NPN103が飽和動作に入る。このためスイツチン
グ速度が極端に遅くなると云う致命的な問題がある。エ
ミツタフオロワ回路に数mAのピーク電流を流すことは一
般的であり、このため、コレクタ寄生抵抗が100Ωのオ
ーダーを越えるものは事実上使用できないことになる。 次に、重要なことは、PMOS101のサブストレイトがNPN
103のコレクタ領域と分離して形成されていることであ
る。仮に図示の点線で示すようにNPN103のコレクタと共
通電位になつていると、I.rcの電圧降下により、PMOS10
1のサブストレイト電位が変調され、PMOS101に強い負帰
還がかかるため、PMOS101はNPN103に十分なベース電流
を供給できなくなる。 以上のことから、CMOSプロセスのサブストレイトをコ
レクタとして形成したNPNトランジスタや、バイポーラ
プロセスのコレクタ領域をサブストレイトとして形成し
たPMOSトランジスタを、使用したものは本発明の利点と
効果を享受することはできない。 第11図は本発明に適用したデバイス断面構造を示す。
図において、1100はＰ形サブストレイト、1101,1102は
Ｎ形埋込み層、1102,1103はＰ形基板上に形成されたＮ
形のWELLである。Ｐ形基板1100はＰ拡散層1120を介して
電流V2に接続されている。 PMOS101はＮ形WELL1102に形成されたＰ 拡散拡1105,
1106をソースおよびドレイン、1107をゲート電極として
形成される。また、PMOS101の基板となるＮ形WELL1102
はＮ 拡散層1108を介して電源V1に接続されている。 NMOS1102はＰ形基板1100上にＮ 拡散層1108,1109を
ドレイン、およびソース、1110をゲート電極として形成
される。 NPN103は、Ｎ形WELL1103をコレクタＰ形拡散層1104を
ベース、Ｎ 拡散層1113をエミツタとして、形成され、
ベース電極はＰ拡散層1112を介して引き出されてPMOS10
1とNMOS102の夫々のドレインに配線で接続されている。
NPN103のコレクタはＮ 埋込層1101を介して引き出さ
れ、電源V3に配線で形成される。 ここで、重要なことはNPN103のコレクタがチツプの基
板1100とアイソレイトされていることと、Ｎ 判導体層
1101を介してコレクタ電極が引き出されるため、寄生コ
レクタ抵抗104を十分小さい値にできる構造になつてい
ることである。 次に、重要なことはPMOS101の基板であるＮ形WELL110
2がNPN103のコレクタ1103とは独立の半導体領域に形成
されているため、NPNトランジスタのスイツチング動作
による基板電位の変調を受けないと云うことである。 第12図は本発明による22bitコンパレータの特性を計
算機シミユレーシヨンにより測定したものである。図
中、Ａは遅延時間、Ｂは消費電力を示している。例え
ば、電源電圧が3.5Vのとき、7mWの消費電力で0.9msの、
超高速性能が得られていることが分かる。また、電源電
圧が2.5Vのとき、消費電力は5mW、遅延時間は1.0nSであ
る。この結果から、次世代の標準電源である3.3Vは勿論
のこと、次々世代の2.0〜2.5Vにおいても、本発明の有
効性が発揮されることがわかる。 なお、上記計算シミユレーシヨンは、0.5μmBiSMOSプ
ロセスのデバイスモデルを使用し、プルダウン電流を2m
Aとして行なつたものである。 なお、本発明の適用はマイクロプロセツサに限定され
るものではなく、種々の論理LSIやメモリLSIに適用して
も大きな効果が得られる。 以上、本発明を具体的な実施例に基づいて詳細に説明
したが、本発明はこれらの実施例に限定されるべきでは
なく、本発明の技術的範囲を逸脱されることなしに種々
の変形が可能である。 例えば、本発明の実施例に開示したCMOS論理回路はPM
OSとNMOSの数が等しい完全コンプリメンタリ回路である
が、これに限定されるものではない。また、バイポーラ
トランジスタはシングルエミツタ型を開示したが、マル
チエミツタ型で実現できることも勿論である。
ロツク図である。 図において、101はバス制御部であり、マイクロプロ
セツサの内部と外部装置（例えば主メモリ）との間のデ
ータのやりとりを制御する。外部装置とのインタフエー
スはアドレスバス111,データバス112,コントロールバス
113を介して行われ、マイクロプロセツサ内部とのイン
タフエースはバス121,122を介して行われる。102は命令
キヤツシユであり、主メモリの１部の写しである命令デ
ータが格納されている。103はデータキヤツシユであ
り、外部主メモリの１部の写しの演算データが格納され
ている。104はMMU（Memory Management Unit）であり、
キヤツシユメモリ102,103の読出し、書込みの制御やヒ
ツト判定の制御などを行う。105は命令制御部であり、
命令キヤツシユ102から命令をフエツチし、デコードし
て各種の演算制御信号を出力する。 また、MMU104に対して命令フエツチ用のアドレス13
1、オペランドフエツチ用のアドレス132を出力する。 107は演算部であり、算術演算，論理演算，シフト演
算などを行う。106はレジスタフアイルであり、一連の
演算の途中の結果などのテンポラリデータが格納され
る。 ここで、バス制御部101にはバススヌープ回路101−１
が含まれている。これはアドレスバス111とコントロー
ルバス113を常時監視しており、他のバスマスタが主メ
モリに対して書込みを実行したとき、もし、同じアドレ
スのデータが内部にキヤシングされていれば、それを無
効とするための信号を生成する。このためにはアドレス
バス111のデータと内部キヤツシングアドレスとの一致
を検出するための超多ビツト一致論理回路が必要であ
る。 例えば32bitの比較器を従来のCMOSゲート回路で構成
すると入力から出力まで５〜６段の論理回路が必要であ
り、約50ケの論理ゲートを必要とする。将来、バス幅が
64ビツトに拡張されるとさらに１〜２段の論理回路が付
加され、約100ゲートの論理回路が必要になる。 このような、多段論理回路は入力から出力までのパス
デイレイが大きくなるため、将来の高速バス（例えば10
0MHz以上）には対応できないという問題がある。 本発明のバススヌープ回路101−１は上記の多ビツト
データの比較を後述のように実質的に１段の論理回路で
実現できるため、将来の100MHzを越えるバスの転送トレ
イにも十分対応できる高速性を有しており、しかも少な
い論理ゲート数で実現できる。 次に、命令キヤツシユ102とデータキヤツシユ103には
超多入力複合論理回路102−1,103−１が含まれている。
具体的には超多ビツトのコンパレータとパリテイチエツ
カーである。多ビツトコンパレータは論理アドレスとキ
ヤツシユ内のTAGアドレスとの比較やアクセス権のチエ
ツクなどに複数個使用される。このコンパレータには前
述と同様の実質的に１段の論理回路で実現した多ビツト
コンパレータが使用される。 パリテイチエツカーはメモリの読出しデータの信頼性
を高めるために必要であり、例えば、８バイト並列読出
しのキヤツシユメモリでは、バイト単位のパリテイビツ
トを含めて72ビツトのデータに対するパリテイチエツク
が必要である。 これを従来のCMOSゲート回路の組合せで構成すると入
力から出力までの６〜７段の論理ゲートが必要であり、
約70ケの論理ゲートを必要とする。 また、これらの論理ゲート相互間を接続する配線の数
も多くなる。 パリテイチエツクはキヤツシユメモリの読出しサイク
ルタイムと同じかそれ以上の速さで判定結果を出さなけ
ればならないので、上記のような多段論理回路ではマシ
ンサイクル数nsの将来の超高性能マイクロプロセツサに
は対応できなくなるという問題がある。 本発明のパリテイチエツク回路は上記のような超多ビ
ツトデータのパリテイチエツクを後述のように実質的に
２段の論理回路で実現できるため、マシンサイクル数ns
またはそれ以下の超高性能マイクロプロセツサに十分対
応できる高速性を有しており、しかも複雑な論理回路を
従来よりも少ない論理ゲート数で実現できる。 本実施例ではレジスタフアイル106の中の106−１にも
上記パリテイチエツカーが使用されており、レジスタフ
アイルからの読出しデータに対応するパリテイチエツク
が行われる。 命令制御105には例えば各種の状態信号やエラー信号
を収集し、その結果によつて演算の流れを制御するため
に超多入力のOR回路を含む超多入力複合論理回路105−
１が設けられている。 また、演算器107には演算入力データや演算結果デー
タのALL“1"（又はALL“0"）を検出するために、超多入
力のNAND回路又はNOR回路を含む超多入力複合論理回路1
07−１が設けられている。 例えば32ビツトデータのALL“1"検出を考えると、従
来の３入力ゲートを用いて構成すると入力から出力まで
４段の論理回路が必要であり、17ケの論理ゲートを必要
とする。 このような、多段論理回路は入力から出力までのパス
デイレイが大きくなるため、その分だけ、演算系のくり
返しサイクルを長くしなければならないと云う問題があ
る。また、仮にチエツク専用のパイプラインステージを
設けたとしてもマシンサイクル数nsクラスの超高性能マ
イクロプロセツサには対応できないという問題がある。 本発明の超多ビツトNAND（又はNOR）ゲートは後述の
ように実質的に１段の論理回路で実現できるため、上記
のような問題が解決され、マシンサイクル数nsまたはそ
れ以下の超高性能マイクロプロセツサに十分対応できる
高速性を有しており、しかも従来よりも少ない論理ゲー
ト数で実現できる。 第２図に、本発明のパリテイチエツク回路の実施例を
示す。図において、201−１〜201−ｎはバイトパリテイ
検出回路であり、８ビツトのデータと１ビツトのパリテ
イビツトを入力してバィト単位のパリテイ判定結果を出
力する。バイトパリテイ検出回路201−１において、211
〜213は第３図に示すように、CMOS回路で構成された３
入力の奇数チエツク回路、214は第３図と類似の構成の
３入力偶数検出回路である。 また、215のコレクタが電源V3に、ベースが偶数検出
回路214に、エミツタが共通出力220に接続されたNPNト
ランジスタ（以下、NPN）である。本実施例では９ビツ
トの入力データの“1"の個数が偶数のとき、パリテイエ
ラーとしてNPNトランジスタを駆動して“1"レベルを出
力し、奇数のとき、NPNトランジスタは駆動されない。 ｎケのバイトパリテイ検出回路201−１〜201−ｎのそ
れぞれの出力は共通出力線220で接続されて導出され
る。したがつて、ｎバイトのデータのうち１つでもパリ
テイエラーのバイトが有れば共通出力線220には“1"レ
ベルが出力され、パリテイエラーが無い場合、出力線22
0は付勢されない。 230は例えば、第４図に示すようなMOSのカレントミラ
ー回路によるプルダウン回路であり、共通出力線220が
付勢されないとき、共通出力線220を“0"レベルにプル
ダウンするためのものである。 231,232はパリテイチエツクの結果を入力して所定の
処理を行うための論理回路であり、CMOS論理回路,BiCMO
S論理回路,ECL論理回路で構成されている。 第２図において、電源V1とV3の関係はV1≦V3であり、
V1＞V3は有り得ない。本発明の好ましい実施例として、
V1,V3は3.3V〜2.5V前後の低電圧であり、V2＝0Vであ
る。また、V1,V3を0VとするとV2＝−3.3V〜−2.5V前後
の低電圧である。 なお、詳しくは後述するが、本発明の目的の１つであ
る超高速性能を現実のものとするためにはバイポーラト
ランジスタとMOSトランジスタのそれぞれがどんなもの
でも良いと云う訳にはいかない。 たとえばNPNは少なくともコレクタ抵抗が十分低くな
ければ、ターンオフのとき致命的に飽和状態に落入つて
しまう。また、NPNのベース電流を供給するPMOSトラン
ジスタ（以下PMOS）はNPNのオン動作によつてチヤンネ
ルコンダクタンスが変調（Modulation）を受けるもので
あつてはならない。 したがつて、特開昭52−26181号の第６図及び第５図
に開示された第15図，第16図のようにMOSデバイスのサ
ブストレイトをコレクタとして形成したNPNトランジス
タや、NPNトランジスタのコレクタ領域をサブストレイ
トとして形成したPMOSトランジスタなどを使用した場
合、本発明の利点と効果を享受することは不可能であ
る。 第13図は従来の８バイトデータのパリテイチエツク回
路を示している。図において、1301〜1308は第14図に示
すバイトパリテイ検出回路であり、４段のEORゲートで
構成される。また、1311,1312は４入力NORゲート、1400
は２入力NANDゲートである。このように、従来の論理回
路では入力から出力まで６段の論理回路が必要であり、
67ケものゲート回路が必要になる。 一方、本発明のパリテイ検出回路は第２図に示すよう
に、実質的に２段の論理回路で構成でき、32ケのゲート
回路で構成できる。 第３図は、第２図のパリテイチエツカー用に、発明し
た３入力の奇／偶判定回路である。 図において、A,B,Cは入力信号であり、Ｙは出力信号
である。また、図中、301〜304はインバータ,311〜316
はPMOSとNMOSを並列接続したパススイツチである。 本回路は20ケのトランジスタで構成されており最も遅
いパスは２ケのインバータのスイツチング時間と２ケの
パススイツチのスルー時間で決まる。ところで、インバ
ータはCMOSゲートの中で最も高速であり、パススイツチ
のスルー時間はインバータの遅延時間の数粉の１しかな
いため高速な奇／偶判定が可能になる。 さらに、本発明の３入力奇／偶判定回路をバイトパリ
テイ検出回路に採用すると、従来、第13図，第14図のよ
うに６段の論理段を必要としたものが、第２図に示すよ
うにわずか２段の論理段数で実現できるため、回路の高
速化，小形化に極めて有効である。 第５図に本発明の多ビツトコンパレータの実施例を示
す。図において、501−１〜501−n,502−１〜502−ｍは
１ビツトのコンパレータであり、１ビツト毎の比較結果
を出力する。１ビツトコンパレータ501−１において、5
11は第６図に示すような２入力EOR回路であり、512はコ
レクタが電源V312、ベースがEOR回路511の出力に、エミ
ツタが共通出力線520に接続されたNPNである。本実施例
では、EOR回路の入力a,bが不一致のとき、出力が“1"レ
ベルになりNPNトランジスタ512を駆動して、共通出力線
502に“1"レベルを出力し、一致のとき、NPN512は駆動
されない。501−１〜501−ｎの夫々の出力は共通出力線
520で接続されて導出される。したがつて、501−１〜50
1−ｎがすべて一致を検出した場合、共通出力線520は
“0"レベルになり、それ以外の時は“1"レベルになる。 同様に、502−１〜502−ｍがすべて一致を検出した場
合、共通出力線530は“0"レベルになり、それ以外は
“1"レベルになる。 したがつて、NORゲート540の出力は（ｎ＋ｍ）ビツト
がすべて一致した場合“1"レベルを出力し、それ以外は
“0"レベルを出力する。 なお、本実施例では（ｎ＋ｍ）ビツトの比較をｎビツ
トとｍビツトにグループ分けして比較し、NORゲート540
で集合する方法を示したが、グループ分けするかしない
か、グループ分けする場合のグループ数の決め方などは
デザインチヨイスの１コであり、本発明の範囲を制限す
るものではない。 第７図に本発明の超多ビツトNAND回路の実施例を示
す。図において、701−１〜701−ｎは３入力のNANDから
なる単位論理回路である。単位論理回路711は第８図に
示すようなCMOS3入力NAND回路であり、712はコレクタが
電源V3、ベースが３入力NAND711の出力に、エミツタが
共通出力線720に接続されたNPNである。単位論理回路70
1−１〜701−ｎの夫々の出力は配線で接続され、共通出
力線720に集合されている。また、夫々の単位論理回路
は３つの入力のすべてが“1"のとき、出力が“0"にな
り、NPNを駆動せず、１つでも“0"の入力があると、出
力が“1"になり、NPNを駆動して共通出力線720に“1"レ
ベルを出力する。 したがつて、共通出力線720には（３×ｎ）入力のNAN
Dゲートとしての出力が得られる。 なお、725はプルダウン回路、730は（３×ｎ）入力の
NANDの出力を利用する論理ゲートである。 本実施例では単位論理回路を３入力NANDゲートで示し
たが、単位入力数をいくつにするかは単にデザインチヨ
イスの問題である。入力数を増やすとNPNの数が少なく
なるメリツトはあるが、４入力を越えるCMOSゲートは速
度の劣化やノイズマージンの低下が大きい事に注意を払
う必要がある。 第９図に本発明のｎ対１マルチプレクサの実施例を示
す。図において、901−１〜901−ｎは２入力NORの単位
論理回路である。単位論理回路901−１において、911は
CMOS2入力NORゲートであり、912はコレクタが電源V3
に、ベースが２入力NORゲート911の出力に、エミツタが
共通出力線920に接続されたNPNである。２入力NORゲー
ト911の一方の入力にはデータ信号、他方の入力には選
択信号が入力され、両方が“0"レベルのときのみ出力が
“1"になり、NPN912を駆動する。単位論理回路901−２
〜901−ｎについても同様であり、それぞれの出力は配
線で接続されて共通出力線920に集約されているため、
本回路はｎ対１のマルチプレクサとして機能する。 なお、925はプルダウン回路、930はマルチプレクサの
出力を利用する論理ゲートである。 第10図は本発明を実施するにあたり、所望の効果を得
るために最低限必要なデバイス構造を説明するための補
助図である。 図において、101はPMOS、102はNMOS、103はNPNであ
る。また、104はコレクタ寄生抵抗である。 ここで、最も重要なことはコレクタ寄生抵抗104が妥
当な値の低抵抗で実現できることである。いま、V1＝V3
でPMOS101がオンになつた場合を考える。このとき、NPN
103のベース電位はほぼV1まで上昇する。一方、このと
きNPN103もオンし、コレクタ電流ICが流れる。その結
果、NPN103のコレクタ電位Ｖは Ｖ＝V1−Irc＜V1 となり、NPN103が飽和動作に入る。このためスイツチン
グ速度が極端に遅くなると云う致命的な問題がある。エ
ミツタフオロワ回路に数mAのピーク電流を流すことは一
般的であり、このため、コレクタ寄生抵抗が100Ωのオ
ーダーを越えるものは事実上使用できないことになる。 次に、重要なことは、PMOS101のサブストレイトがNPN
103のコレクタ領域と分離して形成されていることであ
る。仮に図示の点線で示すようにNPN103のコレクタと共
通電位になつていると、I.rcの電圧降下により、PMOS10
1のサブストレイト電位が変調され、PMOS101に強い負帰
還がかかるため、PMOS101はNPN103に十分なベース電流
を供給できなくなる。 以上のことから、CMOSプロセスのサブストレイトをコ
レクタとして形成したNPNトランジスタや、バイポーラ
プロセスのコレクタ領域をサブストレイトとして形成し
たPMOSトランジスタを、使用したものは本発明の利点と
効果を享受することはできない。 第11図は本発明に適用したデバイス断面構造を示す。
図において、1100はＰ形サブストレイト、1101,1102は
Ｎ形埋込み層、1102,1103はＰ形基板上に形成されたＮ
形のWELLである。Ｐ形基板1100はＰ拡散層1120を介して
電流V2に接続されている。 PMOS101はＮ形WELL1102に形成されたＰ 拡散拡1105,
1106をソースおよびドレイン、1107をゲート電極として
形成される。また、PMOS101の基板となるＮ形WELL1102
はＮ 拡散層1108を介して電源V1に接続されている。 NMOS1102はＰ形基板1100上にＮ 拡散層1108,1109を
ドレイン、およびソース、1110をゲート電極として形成
される。 NPN103は、Ｎ形WELL1103をコレクタＰ形拡散層1104を
ベース、Ｎ 拡散層1113をエミツタとして、形成され、
ベース電極はＰ拡散層1112を介して引き出されてPMOS10
1とNMOS102の夫々のドレインに配線で接続されている。
NPN103のコレクタはＮ 埋込層1101を介して引き出さ
れ、電源V3に配線で形成される。 ここで、重要なことはNPN103のコレクタがチツプの基
板1100とアイソレイトされていることと、Ｎ 判導体層
1101を介してコレクタ電極が引き出されるため、寄生コ
レクタ抵抗104を十分小さい値にできる構造になつてい
ることである。 次に、重要なことはPMOS101の基板であるＮ形WELL110
2がNPN103のコレクタ1103とは独立の半導体領域に形成
されているため、NPNトランジスタのスイツチング動作
による基板電位の変調を受けないと云うことである。 第12図は本発明による22bitコンパレータの特性を計
算機シミユレーシヨンにより測定したものである。図
中、Ａは遅延時間、Ｂは消費電力を示している。例え
ば、電源電圧が3.5Vのとき、7mWの消費電力で0.9msの、
超高速性能が得られていることが分かる。また、電源電
圧が2.5Vのとき、消費電力は5mW、遅延時間は1.0nSであ
る。この結果から、次世代の標準電源である3.3Vは勿論
のこと、次々世代の2.0〜2.5Vにおいても、本発明の有
効性が発揮されることがわかる。 なお、上記計算シミユレーシヨンは、0.5μmBiSMOSプ
ロセスのデバイスモデルを使用し、プルダウン電流を2m
Aとして行なつたものである。 なお、本発明の適用はマイクロプロセツサに限定され
るものではなく、種々の論理LSIやメモリLSIに適用して
も大きな効果が得られる。 以上、本発明を具体的な実施例に基づいて詳細に説明
したが、本発明はこれらの実施例に限定されるべきでは
なく、本発明の技術的範囲を逸脱されることなしに種々
の変形が可能である。 例えば、本発明の実施例に開示したCMOS論理回路はPM
OSとNMOSの数が等しい完全コンプリメンタリ回路である
が、これに限定されるものではない。また、バイポーラ
トランジスタはシングルエミツタ型を開示したが、マル
チエミツタ型で実現できることも勿論である。
以上の説明で明らかなように、本発明によると、マイ
クロプロセツサなどの動作に不可欠な超多入力複合論理
回路を実質的に１段又は２段の少ない論理段数で実現で
きるため、超高速のマイクロプロセツサや各種LSIを実
現できる効果がある。
クロプロセツサなどの動作に不可欠な超多入力複合論理
回路を実質的に１段又は２段の少ない論理段数で実現で
きるため、超高速のマイクロプロセツサや各種LSIを実
現できる効果がある。
第１図は本発明の実施例であるマイクロプロセツサ、第
２図は本発明の実施例であるｎバイトパリテイチエツカ
ー、第３図は本発明の実施例である３入力奇数／偶数判
定回路、第４図はプルダウン回路の一実施例を示す図、
第５図は本発明の実施例である（ｍ＋ｎ）ビツトコンパ
レータ、第６図はEOR回路の実施例を示す図、第７図は
本発明の実施例である3n入力NAND回路、第８図はCMOS3
入力NAND回路の実施例を示す図、第９図は本発明の実施
例であるｎ対１マルチプレクサ、第10図は本発明のデバ
イス構造を説明するための回路、第11図は本発明にかか
るデバイス断面構造、第12図は本発明の性能シミユレー
シヨン結果を示す図、第13図は従来の８バイトパリテイ
検出回路、第14図は従来の１バイトパリテイ検出回路、
第15図は従来のデバイス構造を説明するための回路図、
第16図は従来のデバイス断面構造を示すものである。
２図は本発明の実施例であるｎバイトパリテイチエツカ
ー、第３図は本発明の実施例である３入力奇数／偶数判
定回路、第４図はプルダウン回路の一実施例を示す図、
第５図は本発明の実施例である（ｍ＋ｎ）ビツトコンパ
レータ、第６図はEOR回路の実施例を示す図、第７図は
本発明の実施例である3n入力NAND回路、第８図はCMOS3
入力NAND回路の実施例を示す図、第９図は本発明の実施
例であるｎ対１マルチプレクサ、第10図は本発明のデバ
イス構造を説明するための回路、第11図は本発明にかか
るデバイス断面構造、第12図は本発明の性能シミユレー
シヨン結果を示す図、第13図は従来の８バイトパリテイ
検出回路、第14図は従来の１バイトパリテイ検出回路、
第15図は従来のデバイス構造を説明するための回路図、
第16図は従来のデバイス断面構造を示すものである。
101……バス制御、102……命令キヤツシユ、103……デ
ータキヤツシユ、104……MMU、105……命令制御部、106
……演算部、107……レジスタフアイル、201−１〜201
−Ｎ……パリテイ検出回路。
ータキヤツシユ、104……MMU、105……命令制御部、106
……演算部、107……レジスタフアイル、201−１〜201
−Ｎ……パリテイ検出回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 成弥 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 森 和孝 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (56)参考文献 特開 昭60−202951（ＪＰ，Ａ) 特公 昭48−36975（ＪＰ，Ｂ２)
Claims (11)
- 【請求項１】CMOSトランジスタで構成された論理部と、
ベースが上記論理部の出力に接続されエミッタを出力と
するバイポーラトランジスタとを有する論理回路であっ
て、 上記CMOSトランジスタを構成するPMOSトランジスタの基
板と上記バイポーラトランジスタのコレクタ領域とが別
々の領域に形成された論理回路。 - 【請求項２】複数の信号を入力してバイト単位の奇、偶
判定を行うCMOSトランジスタで構成された論理回路と、
コレクタが電源に、ベースが上記論理回路の出力に接続
され、エミッタを出力とするバイポーラトランジスタと
を有し、 上記CMOSトランジスタを構成するPMOSトランジスタの基
板と上記バイポーラトランジスタのコレクタ領域とが別
々の領域に形成されたバイトパリティ判定回路。 - 【請求項３】請求項２において、上記論理回路は３入力
の奇数判定回路と偶数判定回路の２段の論理回路で構成
されたバイトパリティ判定回路。 - 【請求項４】複数の信号を入力してバイト単位の奇、偶
判定を行うCMOSトランジスタで構成された論理回路と、
コレクタが電源に、ベースが上記論理回路の出力に接続
され、エミッタを出力とするバイポーラトランジスタと
を有し、 上記CMOSトランジスタを構成するPMOSトランジスタの基
板と上記バイポーラトランジスタのコレクタ電流とが別
々の領域に形成された複数の複合論理回路と、上記複数
の複合論理回路の出力同志が接続された信号線と、 上記信号線に接続され、すべてのバイポーラトランジス
タのベースの出力が低レベルの時に、上記信号線を低レ
ベルにするプルダウン回路とを有するバイトパリティ判
定回路。 - 【請求項５】請求項４において、 上記プルダウン回路は、カレントミラー回路であるパリ
ティ判定回路。 - 【請求項６】２組のデータのビット単位の比較を行うCM
OSトランジスタで構成された論理部と、コレクタが電源
に、ベースが上記論理部の出力に接続されエミッタを出
力とするバイポーラトランジスタとを有し、上記CMOSト
ランジスタを構成するPMOSトランジスタの基板と上記バ
イポーラトランジスタのコレクタ領域とが別々の領域に
形成された複数の１ビット比較回路と、 複数の上記１ビット比較回路の出力に接続され、すべて
のバイポーラトランジスタのベースが低レベルの時に、
上記１ビット比較回路の出力を低レベルにするプルダウ
ン回路とを有する比較回路。 - 【請求項７】請求項６において、 上記プルダウン回路は、カレントミラー回路である比較
回路。 - 【請求項８】CMOSトランジスタで構成され、複数の信号
を入力し、１つの信号を出力する論理部と、ベースが上
記論理部の出力に、コレクタが電源に接続されるととも
に、エミッタを出力とするバイポーラトランジスタとを
有する複数の論理回路と、 それぞれの上記論理回路を構成するバイポーラトランジ
スタのエミッタが接続された信号線と、 上記信号線に接続され、上記信号線のレベルを低レベル
にするプルダウン回路とを有する複合論理回路であっ
て、 それぞれの上記論理回路を構成するバイポーラトランジ
スタのエミッタが接続された信号線と、 上記信号線に接続され、上記信号線のレベルを低レベル
にするプルダウン回路とを有する複合論理回路であっ
て、 それぞれの上記論理回路の上記CMOSトランジスタを構成
するPMOSトランジスタの基板と上記バイポーラトランジ
スタのコレクタ領域とが別々の領域に形成された複合論
理回路。 - 【請求項９】請求項８において、 上記プルダウン回路は、カレントミラー回路である複合
論理回路。 - 【請求項１０】命令を記憶するメモリと、上記命令によ
って演算を実行する演算器と、上記演算器によって演算
された結果を記憶するレジスタとを有するマイクロプロ
セッサにおいて、 上記メモリ、演算器、レジスタのいずれか一つが、CMOS
トランジスタで構成された論理部と、ベースが上記論理
部の出力に接続されエミッタを出力とするバイポーラト
ランジスタとを有し、上記CMOSトランジスタを構成する
PMOSトランジスタの基板と上記バイポーラトランジスタ
のコレクタ領域とが別々の領域に形成されたマイクロプ
ロセッサ。 - 【請求項１１】ソースが第１の電源に、ゲートが入力
に、ドレインがNPNトランジスタのベースに接続されたP
MOSトランジスタと、ドレインがNPNトランジスタのベー
スに、ゲートが入力に、ソースが第２の電源に接続され
たNMOSトランジスタとを有するCMOS論理回路と、 コレクタが第１の電源または第３の電源に、ベースがCM
OS論理回路の出力に、エミッタが出力に接続されるNPN
トランジスタとを有し、 上記PMOSトランジスタの基板と上記NPNトランジスタの
コレクタ領域とが別々の領域に形成された複合論理回
路。
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