JPS6376518A - ゲ−ト回路 - Google Patents
ゲ−ト回路Info
- Publication number
- JPS6376518A JPS6376518A JP61221381A JP22138186A JPS6376518A JP S6376518 A JPS6376518 A JP S6376518A JP 61221381 A JP61221381 A JP 61221381A JP 22138186 A JP22138186 A JP 22138186A JP S6376518 A JPS6376518 A JP S6376518A
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- JP
- Japan
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- inverter
- gate
- inverters
- circuit
- nand
- Prior art date
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- Pending
Links
- 101100286980 Daucus carota INV2 gene Proteins 0.000 abstract description 6
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 abstract description 6
- 101150110971 CIN7 gene Proteins 0.000 abstract description 4
- 101150110298 INV1 gene Proteins 0.000 abstract description 4
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 2
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
２個のインバータの一方のＧＮＤ （またはＶｃｃ）を
他方のインバータの出力に接続してＮＡＮＤ（またはＮ
０Ｒ）回路を構成することにより、回路面積の縮小、消
費電力の低減を図る。
他方のインバータの出力に接続してＮＡＮＤ（またはＮ
０Ｒ）回路を構成することにより、回路面積の縮小、消
費電力の低減を図る。
本発明はＮＡＮＤまたはＮＯＲ回路に係り、特に半導体
集積回路における回路面積の縮小、および消費電力の低
減を図るための改良に関する。
集積回路における回路面積の縮小、および消費電力の低
減を図るための改良に関する。
第５図に従来のナンド回路（以下ＮＡＮＤゲート）を示
す。それぞれのゲートにＡ、Ｂの２人力が印加されるド
ライバの直列接続のｎ−ｃｈ（Ｎチャネル）形ＭＯ８）
ランリスタＱＯ３，ＱＯ４と、Ａ、 Ｂの２人力がゲ
ートに印加される並列接続の負荷のｐ−ｃｈ（Ｐチャネ
ル）形ＭＯＳトランジスタＱＯＩ 、 ＱＯ２とで構成
されている。なお、トランジスタ記号のうち、肩に丸印
が有るのがｐ−ｃｈ形トランジスタであり、ないのがｎ
−ｃｈ形トランジスタを表すものとする。第６図にノア
回路（以下ＮＯＲゲート）を示し、この場合も４個のト
ランジスタＱｌｌ、Ｑｉ２゜Ｑ１３． Ｑ１４を必要と
する。
す。それぞれのゲートにＡ、Ｂの２人力が印加されるド
ライバの直列接続のｎ−ｃｈ（Ｎチャネル）形ＭＯ８）
ランリスタＱＯ３，ＱＯ４と、Ａ、 Ｂの２人力がゲ
ートに印加される並列接続の負荷のｐ−ｃｈ（Ｐチャネ
ル）形ＭＯＳトランジスタＱＯＩ 、 ＱＯ２とで構成
されている。なお、トランジスタ記号のうち、肩に丸印
が有るのがｐ−ｃｈ形トランジスタであり、ないのがｎ
−ｃｈ形トランジスタを表すものとする。第６図にノア
回路（以下ＮＯＲゲート）を示し、この場合も４個のト
ランジスタＱｌｌ、Ｑｉ２゜Ｑ１３． Ｑ１４を必要と
する。
この従来のＮＡＮＤゲート或いはＮＯＲゲートはトラン
ジスタが４（１１ｉ１必要であり、同じ機能の回路を複
数Ｍ個設ける場合には、ＡｘＭ個のトランジスタ数が必
要になる。
ジスタが４（１１ｉ１必要であり、同じ機能の回路を複
数Ｍ個設ける場合には、ＡｘＭ個のトランジスタ数が必
要になる。
上記のように、従来のＮＡＮＤゲート或いはＮＯＲゲー
トにおいては、同じ機能の回路を複数個設ける場合、ト
ランジスタ数が多くなり、回路面積が増大し消費電力も
増加せざるを得なかった。
トにおいては、同じ機能の回路を複数個設ける場合、ト
ランジスタ数が多くなり、回路面積が増大し消費電力も
増加せざるを得なかった。
ｃ問題点を解決するための手段〕
本発明は、各々の入力端子に入力信号が印加される少な
くとも２つのインバータを有し、一方のインバータの接
地（または高位）側端子を他方のインバータの出力端子
に接続し、ナンド（またはノア）回路を構成してなるこ
とを特徴とするゲート回路を提供するものである。
くとも２つのインバータを有し、一方のインバータの接
地（または高位）側端子を他方のインバータの出力端子
に接続し、ナンド（またはノア）回路を構成してなるこ
とを特徴とするゲート回路を提供するものである。
上記によれば、ゲートを複数のインバータに分割構成し
、分離して配置することができる。そして、同一機能の
ゲートを複数配置する場合、一つのインバータを共用し
、その出力ノードを共通配線とし、他のゲートを構成す
るインバータに接続する蕎ことで、素子数を低減するこ
とができる。
、分離して配置することができる。そして、同一機能の
ゲートを複数配置する場合、一つのインバータを共用し
、その出力ノードを共通配線とし、他のゲートを構成す
るインバータに接続する蕎ことで、素子数を低減するこ
とができる。
以下に図面を用いて本発明の実施例を順に説明する。
第１の実施例
第１図に本発明を通用したＮＡＮＤゲートの回路図を示
し、図中、第５図と対応するトランジスタには同一符号
を付けてあり、従来は−まとめの回路で構成していたＮ
ＡＮＤゲートを２つのインバータＩＮＶ Ｉ ５ＩＮＶ
２に分割し、２個のインバータの一方のインバータの接
地ＧＮＤ （またはＶｃｃ）を他方のインバータの出力
に接続して構成する。
し、図中、第５図と対応するトランジスタには同一符号
を付けてあり、従来は−まとめの回路で構成していたＮ
ＡＮＤゲートを２つのインバータＩＮＶ Ｉ ５ＩＮＶ
２に分割し、２個のインバータの一方のインバータの接
地ＧＮＤ （またはＶｃｃ）を他方のインバータの出力
に接続して構成する。
このようになすことにより、第１のインバータＩＮＶ
１の出力ノードＮＯＩの配線を延ばすことで２つのイン
バータを離して構成できる。それにより、同一機能のＮ
ＡＮＤゲートを複数個配置する場合、第２図に示すよう
に、入力Ｂが印加されるインバータＩＮＶ １を共用し
、ノードＮＯＩを分岐して複数の入力Ａが印加されるイ
ンバータＩＮＶ ２を設ける構成とすることができる。
１の出力ノードＮＯＩの配線を延ばすことで２つのイン
バータを離して構成できる。それにより、同一機能のＮ
ＡＮＤゲートを複数個配置する場合、第２図に示すよう
に、入力Ｂが印加されるインバータＩＮＶ １を共用し
、ノードＮＯＩを分岐して複数の入力Ａが印加されるイ
ンバータＩＮＶ ２を設ける構成とすることができる。
これによれば、複数の同一機能のゲートを設ける場合、
一方のインバータを共用できる分だけ、トランジスタ数
が減少し、それだけ回路面積が縮小され、消費電力も低
減できる。
一方のインバータを共用できる分だけ、トランジスタ数
が減少し、それだけ回路面積が縮小され、消費電力も低
減できる。
しかしながら、この第１図のＮＡＮＤゲートにおいては
トランジスタＱＯ２のノードＮＯＩにＱＯ３が接続して
いる。即ち、２個のインパークの一方のインバータの接
地ＧＮＤ （またはＶ ｃｃ）を他方のインバータの出
力に接続している。したがって、Ａ＝ ｒＨＪ 、Ｂ＝
ｒＬＪで、ＯＵＴをｒＨＪにするには、ＱＯ２→ＮＯ
Ｉ→ＱＯ３→ＯＵＴの径路で０ＵＴ＝ ｒＨＪとしなけ
ればならない。このように、ＡがＨの時、ＱＯ２→１１
０３を通して、出力をＨにするとき、ＱＯ３はｎ−ａｈ
形トランジスタなので、出力ＯＵＴには（Ｖｃｃ−Ｖｔ
ｈ ） （ＶｔｈはＮチャネルトランジスタのしきい
値）までの電圧しか出力できず論理振幅が小さくなると
いう問題がある。そこで、この問題を解決するための変
形された第２の実施例を第３図に示す。
トランジスタＱＯ２のノードＮＯＩにＱＯ３が接続して
いる。即ち、２個のインパークの一方のインバータの接
地ＧＮＤ （またはＶ ｃｃ）を他方のインバータの出
力に接続している。したがって、Ａ＝ ｒＨＪ 、Ｂ＝
ｒＬＪで、ＯＵＴをｒＨＪにするには、ＱＯ２→ＮＯ
Ｉ→ＱＯ３→ＯＵＴの径路で０ＵＴ＝ ｒＨＪとしなけ
ればならない。このように、ＡがＨの時、ＱＯ２→１１
０３を通して、出力をＨにするとき、ＱＯ３はｎ−ａｈ
形トランジスタなので、出力ＯＵＴには（Ｖｃｃ−Ｖｔ
ｈ ） （ＶｔｈはＮチャネルトランジスタのしきい
値）までの電圧しか出力できず論理振幅が小さくなると
いう問題がある。そこで、この問題を解決するための変
形された第２の実施例を第３図に示す。
第２の実施例
対策は以下の■、■の２つあり、第３図ではその両方を
備えるように示しているが、そのいずれか一方を持つだ
けでも良い。
備えるように示しているが、そのいずれか一方を持つだ
けでも良い。
■出力ＯＵＴと高位の電源Ｖｃｃとの間にｐ−ａｈ形の
比較的小さなトランジスタＱＯ５を設け、そのゲートに
入力Ｂを印加する。ＱＯ５はＡ＝ｒＨＪ、Ｂ＝ｒＬＪの
時のレベル保障を行なう。
比較的小さなトランジスタＱＯ５を設け、そのゲートに
入力Ｂを印加する。ＱＯ５はＡ＝ｒＨＪ、Ｂ＝ｒＬＪの
時のレベル保障を行なう。
■ＱＯ３のゲートにトランスファーゲートのｎ−ｃｈ形
トランジリスＱＯ６を入れそのゲートにＶｃｃを印加し
ておく。前段のインバータＩＮＶ １の出力が「Ｈ」に
なり、ソースからチャージが入ってくる時に、ＱＯ３の
ゲートがブースト（Ｂｏｏｓｔ）され、出力まで、Ｖｃ
ｃのレベルを出すことができる。
トランジリスＱＯ６を入れそのゲートにＶｃｃを印加し
ておく。前段のインバータＩＮＶ １の出力が「Ｈ」に
なり、ソースからチャージが入ってくる時に、ＱＯ３の
ゲートがブースト（Ｂｏｏｓｔ）され、出力まで、Ｖｃ
ｃのレベルを出すことができる。
第３の実施例
第４図にＮＯＲゲートに本発明を通用した実施例を示す
。−トランジスタは第６図の場合と対応させ、同一符号
で指示している。この場合、入力Ｂが印加されるインバ
ータＩＮＶ １の出力を他のＩＮＶ２の高位側の端子（
Ｑｏｌのソース）に接続している。
。−トランジスタは第６図の場合と対応させ、同一符号
で指示している。この場合、入力Ｂが印加されるインバ
ータＩＮＶ １の出力を他のＩＮＶ２の高位側の端子（
Ｑｏｌのソース）に接続している。
この実施例においても、第１のインバータＩＮＶ１の出
力ノードＮ０１′を延ばすことにより、２つのインバー
タを分離して配置することができ、先に示した第２図同
様の配置が可能である。
力ノードＮ０１′を延ばすことにより、２つのインバー
タを分離して配置することができ、先に示した第２図同
様の配置が可能である。
また、この場合、Ｂ＝ｒＨＪでＡ＝ ｒＬＪの場合、出
力ＯＵＴが接地電位にならないという問題がある。その
解決法も、先の第３図に関して説明した出力電圧保障の
対策の、■と対応して２つの解決策があり、第７図のよ
うに、■出力ＯＵＴに入力Ｂをゲート入力とするｎ−ｃ
ｈ）ランリスタＱ１５を接地との間に挿入する、■ｐ−
ｃｈ トランジスタＱ１３のゲートに、接地電位にゲー
トを接続したｐ−ｃｈトランジリスを挿入する、のいず
れか又はその両方によれば良い。なお、以上に示した本
発明の各実施例では、Ａ、Ｂの２人力の場合で説明した
が、本発明は、一般に３人力以上の多入力の構成とする
ことができる。第８図に３人力Ａ、Ｂ、ＣのＮＡＮＤゲ
ートに本発明を適用し、トランジスタＱＯ２，ＱＯ４、
ＱＯＩ、ＱＯ３、ＱＯＩ ’ 、ＱＯ３″の３つのイン
バータに分割した例を示す。
力ＯＵＴが接地電位にならないという問題がある。その
解決法も、先の第３図に関して説明した出力電圧保障の
対策の、■と対応して２つの解決策があり、第７図のよ
うに、■出力ＯＵＴに入力Ｂをゲート入力とするｎ−ｃ
ｈ）ランリスタＱ１５を接地との間に挿入する、■ｐ−
ｃｈ トランジスタＱ１３のゲートに、接地電位にゲー
トを接続したｐ−ｃｈトランジリスを挿入する、のいず
れか又はその両方によれば良い。なお、以上に示した本
発明の各実施例では、Ａ、Ｂの２人力の場合で説明した
が、本発明は、一般に３人力以上の多入力の構成とする
ことができる。第８図に３人力Ａ、Ｂ、ＣのＮＡＮＤゲ
ートに本発明を適用し、トランジスタＱＯ２，ＱＯ４、
ＱＯＩ、ＱＯ３、ＱＯＩ ’ 、ＱＯ３″の３つのイン
バータに分割した例を示す。
以上の説明から明らかなように、本発明によれば、ＮＡ
ＮＤゲートまたはＮＯＲゲートを複数のインバータに分
割して配置することが可能になり、そのＮＡＮＤゲート
が複数個ある場合、一方の入力が印加されるインバータ
の出力ノード（Ｎ０１）を共通配線として他の入力が印
加されるインバータを複数個接続して、複数のゲートを
構成することが可能となる。本発明では一方のインバー
タが共用されるから、それだけ素子数を減少し、回路面
積を縮小し、消費電力を少なくすることができる。
ＮＤゲートまたはＮＯＲゲートを複数のインバータに分
割して配置することが可能になり、そのＮＡＮＤゲート
が複数個ある場合、一方の入力が印加されるインバータ
の出力ノード（Ｎ０１）を共通配線として他の入力が印
加されるインバータを複数個接続して、複数のゲートを
構成することが可能となる。本発明では一方のインバー
タが共用されるから、それだけ素子数を減少し、回路面
積を縮小し、消費電力を少なくすることができる。
第１図は本発明の第１の実施例のＮＡＮＤゲートの回路
図、 第２図は本発明の実施例のＮＡＮＤゲートを複数設ける
場合の回路図、 第３図は本発明の第２の実施例の回路図、第４図は本発
明の第３の実施例のＮＯＲゲートの回路図、 第５図は従来のＮＡＮＤゲートの回路図、第６図は従来
のＮＯＲゲートの回路図、第７図は本発明の第４の実施
例の回路図、第８図は本発明を３人力ＮＯＲゲートに適
用した実施例の回路図である。 ＱＯＩ、ＱＯ２，ＱＯ５−−−ｐ−ｃｈ形ＭＯ３）ラン
ジスタＱＯ３，ＱＯ４，ＱＯ６−−ｎ−ｃｈ形ＭＯＳト
ランジリスＶｃｃ・−高位の電源 ＧＮＤ・・・接地 ０１１Ｔ −ｍ−出力 ＩＮＶ １ 、ｒＮＶ ２− インバータ特許出願人
富士通株式会社（外１名）代理人 弁理士 玉蟲久五部
（外１名）ＩＮＶＩ ＩＮＶ２ 第４の実施例の回踏図 第 １ 図 複数の同一機能のゲートの構成図 コ菟 つ Ｍ ｔＮｖＩ ＩＮＶ２ 第２の実施例の回路図 第 ３ 図 第３の実施例の回路図 第４図 従来のＮＡＮＤゲート 第 ５ 図 ＣＣ 従来のＮＯＲゲート 第 ６ 図
図、 第２図は本発明の実施例のＮＡＮＤゲートを複数設ける
場合の回路図、 第３図は本発明の第２の実施例の回路図、第４図は本発
明の第３の実施例のＮＯＲゲートの回路図、 第５図は従来のＮＡＮＤゲートの回路図、第６図は従来
のＮＯＲゲートの回路図、第７図は本発明の第４の実施
例の回路図、第８図は本発明を３人力ＮＯＲゲートに適
用した実施例の回路図である。 ＱＯＩ、ＱＯ２，ＱＯ５−−−ｐ−ｃｈ形ＭＯ３）ラン
ジスタＱＯ３，ＱＯ４，ＱＯ６−−ｎ−ｃｈ形ＭＯＳト
ランジリスＶｃｃ・−高位の電源 ＧＮＤ・・・接地 ０１１Ｔ −ｍ−出力 ＩＮＶ １ 、ｒＮＶ ２− インバータ特許出願人
富士通株式会社（外１名）代理人 弁理士 玉蟲久五部
（外１名）ＩＮＶＩ ＩＮＶ２ 第４の実施例の回踏図 第 １ 図 複数の同一機能のゲートの構成図 コ菟 つ Ｍ ｔＮｖＩ ＩＮＶ２ 第２の実施例の回路図 第 ３ 図 第３の実施例の回路図 第４図 従来のＮＡＮＤゲート 第 ５ 図 ＣＣ 従来のＮＯＲゲート 第 ６ 図
Claims (1)
- 各々の入力端子に入力信号が印加される少なくとも２つ
のインバータを有し、一方のインバータの接地（または
高位）側端子を他方のインバータの出力端子に接続し、
ナンド（またはノア）回路を構成してなることを特徴と
するゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221381A JPS6376518A (ja) | 1986-09-19 | 1986-09-19 | ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221381A JPS6376518A (ja) | 1986-09-19 | 1986-09-19 | ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376518A true JPS6376518A (ja) | 1988-04-06 |
Family
ID=16765888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221381A Pending JPS6376518A (ja) | 1986-09-19 | 1986-09-19 | ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376518A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04281294A (ja) * | 1991-03-11 | 1992-10-06 | Matsushita Electric Ind Co Ltd | 駆動回路 |
-
1986
- 1986-09-19 JP JP61221381A patent/JPS6376518A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04281294A (ja) * | 1991-03-11 | 1992-10-06 | Matsushita Electric Ind Co Ltd | 駆動回路 |
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