JPS6376518A - Gate circuit - Google Patents

Abstract

PURPOSE:To reduce a circuit area and power consumption of a gate circuit, by constituting a NAND circuit by connecting the GND of one of two inverters with the output of the other inverter. CONSTITUTION:A NAND gate is constituted in such a way that the NAND gate is divided into two inverters INV1 and INV2 and the grounding GND of one of the inverters is connected with the output of the grounding other inverter. Therefore, the two inverters can be constituted under a separated condition when the wiring of the output node NO1 of a 1st inverter is extended and, when plural NAND gates of the same function are arranged, a constitution which commonly uses the inverter upon which input B is impressed and has the inverter INV2 upon which plural input A is impressed, the inverter INV2 being provided by branching the node NO1, can be realized. Therefore, the number of transistors can be reduced by the quantity which can be reduced when one inverter can be used commonly and, as a result, the circuit area and power consumption of the gate circuit can be reduced when plural gates of the same function are provided.

Description

【発明の詳細な説明】 〔概要〕 ２個のインバータの一方のＧＮＤ　（またはＶｃｃ）を
他方のインバータの出力に接続してＮＡＮＤ（またはＮ
０Ｒ）回路を構成することにより、回路面積の縮小、消
費電力の低減を図る。[Detailed Description of the Invention] [Summary] Connect the GND (or Vcc) of one of two inverters to the output of the other inverter to create a NAND (or NAND).
0R) circuit to reduce the circuit area and power consumption.

〔産業上の利用分野〕[Industrial application field]

本発明はＮＡＮＤまたはＮＯＲ回路に係り、特に半導体
集積回路における回路面積の縮小、および消費電力の低
減を図るための改良に関する。The present invention relates to a NAND or NOR circuit, and more particularly to an improvement for reducing circuit area and power consumption in a semiconductor integrated circuit.

〔従来の技術〕[Conventional technology]

第５図に従来のナンド回路（以下ＮＡＮＤゲート）を示
す。それぞれのゲートにＡ、Ｂの２人力が印加されるド
ライバの直列接続のｎ−ｃｈ（Ｎチャネル）形ＭＯ８）
ランリスタＱＯ３，ＱＯ４と、Ａ、　　Ｂの２人力がゲ
ートに印加される並列接続の負荷のｐ−ｃｈ（Ｐチャネ
ル）形ＭＯＳトランジスタＱＯＩ　、　ＱＯ２とで構成
されている。なお、トランジスタ記号のうち、肩に丸印
が有るのがｐ−ｃｈ形トランジスタであり、ないのがｎ
−ｃｈ形トランジスタを表すものとする。第６図にノア
回路（以下ＮＯＲゲート）を示し、この場合も４個のト
ランジスタＱｌｌ、Ｑｉ２゜Ｑ１３．　Ｑ１４を必要と
する。FIG. 5 shows a conventional NAND circuit (hereinafter referred to as a NAND gate). n-ch (N channel) type MO8) with series-connected drivers in which two forces, A and B, are applied to each gate.
It consists of run-listers QO3 and QO4 and parallel-connected load p-ch (P-channel) type MOS transistors QOI and QO2 to which two inputs A and B are applied to their gates. Of the transistor symbols, those with a circle on the shoulder are p-ch type transistors, and those without are n-channel transistors.
−ch type transistor. FIG. 6 shows a NOR circuit (hereinafter referred to as a NOR gate), and in this case as well, four transistors Qll, Qi2°Q13 . Q14 is required.

この従来のＮＡＮＤゲート或いはＮＯＲゲートはトラン
ジスタが４（１１ｉ１必要であり、同じ機能の回路を複
数Ｍ個設ける場合には、ＡｘＭ個のトランジスタ数が必
要になる。This conventional NAND gate or NOR gate requires four (11i1) transistors, and if a plurality of M circuits with the same function are provided, the number of transistors is AxM.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記のように、従来のＮＡＮＤゲート或いはＮＯＲゲー
トにおいては、同じ機能の回路を複数個設ける場合、ト
ランジスタ数が多くなり、回路面積が増大し消費電力も
増加せざるを得なかった。As described above, in conventional NAND gates or NOR gates, when a plurality of circuits with the same function are provided, the number of transistors increases, the circuit area increases, and power consumption inevitably increases.

ｃ問題点を解決するための手段〕 本発明は、各々の入力端子に入力信号が印加される少な
くとも２つのインバータを有し、一方のインバータの接
地（または高位）側端子を他方のインバータの出力端子
に接続し、ナンド（またはノア）回路を構成してなるこ
とを特徴とするゲート回路を提供するものである。Means for Solving Problem c] The present invention has at least two inverters to which an input signal is applied to each input terminal, and the ground (or high level) side terminal of one inverter is connected to the output of the other inverter. The present invention provides a gate circuit which is connected to a terminal and constitutes a NAND (or NOR) circuit.

〔作用〕[Effect]

上記によれば、ゲートを複数のインバータに分割構成し
、分離して配置することができる。そして、同一機能の
ゲートを複数配置する場合、一つのインバータを共用し
、その出力ノードを共通配線とし、他のゲートを構成す
るインバータに接続する蕎ことで、素子数を低減するこ
とができる。According to the above, the gate can be divided into a plurality of inverters and arranged separately. When multiple gates with the same function are arranged, the number of elements can be reduced by sharing one inverter, using its output node as a common wiring, and connecting it to the inverters forming other gates.

〔実施例〕〔Example〕

以下に図面を用いて本発明の実施例を順に説明する。 Embodiments of the present invention will be described below in order with reference to the drawings.

第１の実施例 第１図に本発明を通用したＮＡＮＤゲートの回路図を示
し、図中、第５図と対応するトランジスタには同一符号
を付けてあり、従来は−まとめの回路で構成していたＮ
ＡＮＤゲートを２つのインバータＩＮＶ　Ｉ　５ＩＮＶ
２に分割し、２個のインバータの一方のインバータの接
地ＧＮＤ　（またはＶｃｃ）を他方のインバータの出力
に接続して構成する。First Embodiment FIG. 1 shows a circuit diagram of a NAND gate to which the present invention is applied. In the figure, transistors corresponding to those in FIG. 5 are given the same reference numerals. N
AND gate with two inverters INV I 5INV
The circuit is divided into two inverters, and the ground GND (or Vcc) of one of the two inverters is connected to the output of the other inverter.

このようになすことにより、第１のインバータＩＮＶ　
１の出力ノードＮＯＩの配線を延ばすことで２つのイン
バータを離して構成できる。それにより、同一機能のＮ
ＡＮＤゲートを複数個配置する場合、第２図に示すよう
に、入力Ｂが印加されるインバータＩＮＶ　１を共用し
、ノードＮＯＩを分岐して複数の入力Ａが印加されるイ
ンバータＩＮＶ　２を設ける構成とすることができる。By doing this, the first inverter INV
By extending the wiring of one output node NOI, the two inverters can be configured to be separated from each other. As a result, N of the same function
When a plurality of AND gates are arranged, as shown in FIG. 2, an inverter INV 1 to which input B is applied is shared, and a node NOI is branched to provide an inverter INV 2 to which a plurality of inputs A are applied. It can be done.

これによれば、複数の同一機能のゲートを設ける場合、
一方のインバータを共用できる分だけ、トランジスタ数
が減少し、それだけ回路面積が縮小され、消費電力も低
減できる。According to this, when installing multiple gates with the same function,
Since one inverter can be shared, the number of transistors can be reduced, the circuit area can be reduced accordingly, and power consumption can also be reduced.

しかしながら、この第１図のＮＡＮＤゲートにおいては
トランジスタＱＯ２のノードＮＯＩにＱＯ３が接続して
いる。即ち、２個のインパークの一方のインバータの接
地ＧＮＤ　（またはＶ　ｃｃ）を他方のインバータの出
力に接続している。したがって、Ａ＝　ｒＨＪ　、Ｂ＝
　ｒＬＪで、ＯＵＴをｒＨＪにするには、ＱＯ２→ＮＯ
Ｉ→ＱＯ３→ＯＵＴの径路で０ＵＴ＝　ｒＨＪとしなけ
ればならない。このように、ＡがＨの時、ＱＯ２→１１
０３を通して、出力をＨにするとき、ＱＯ３はｎ−ａｈ
形トランジスタなので、出力ＯＵＴには（Ｖｃｃ−Ｖｔ
ｈ　）　　（ＶｔｈはＮチャネルトランジスタのしきい
値）までの電圧しか出力できず論理振幅が小さくなると
いう問題がある。そこで、この問題を解決するための変
形された第２の実施例を第３図に示す。However, in the NAND gate of FIG. 1, QO3 is connected to node NOI of transistor QO2. That is, the ground GND (or Vcc) of one of the two inverters is connected to the output of the other inverter. Therefore, A= rHJ , B=
To make OUT rHJ with rLJ, QO2 → NO
It is necessary to set 0UT=rHJ on the path from I→QO3→OUT. In this way, when A is H, QO2→11
When the output is set to H through 03, QO3 becomes n-ah
Since it is a type transistor, the output OUT is (Vcc-Vt
h) (Vth is the threshold value of an N-channel transistor) can only be outputted, and there is a problem that the logic amplitude becomes small. Therefore, a modified second embodiment for solving this problem is shown in FIG.

第２の実施例 対策は以下の■、■の２つあり、第３図ではその両方を
備えるように示しているが、そのいずれか一方を持つだ
けでも良い。There are two countermeasures in the second embodiment: (1) and (2) below, and although both are shown in FIG. 3, it is also possible to have only one of them.

■出力ＯＵＴと高位の電源Ｖｃｃとの間にｐ−ａｈ形の
比較的小さなトランジスタＱＯ５を設け、そのゲートに
入力Ｂを印加する。ＱＯ５はＡ＝ｒＨＪ、Ｂ＝ｒＬＪの
時のレベル保障を行なう。(2) A relatively small p-ah type transistor QO5 is provided between the output OUT and the high-level power supply Vcc, and input B is applied to its gate. QO5 guarantees the level when A=rHJ and B=rLJ.

■ＱＯ３のゲートにトランスファーゲートのｎ−ｃｈ形
トランジリスＱＯ６を入れそのゲートにＶｃｃを印加し
ておく。前段のインバータＩＮＶ　１の出力が「Ｈ」に
なり、ソースからチャージが入ってくる時に、ＱＯ３の
ゲートがブースト（Ｂｏｏｓｔ）され、出力まで、Ｖｃ
ｃのレベルを出すことができる。(2) Insert an n-channel transistor transistor QO6 as a transfer gate into the gate of QO3 and apply Vcc to its gate. When the output of the inverter INV1 in the previous stage becomes "H" and charge comes in from the source, the gate of QO3 is boosted, and the Vc
Can produce a level of c.

第３の実施例 第４図にＮＯＲゲートに本発明を通用した実施例を示す
。−トランジスタは第６図の場合と対応させ、同一符号
で指示している。この場合、入力Ｂが印加されるインバ
ータＩＮＶ　１の出力を他のＩＮＶ２の高位側の端子（
Ｑｏｌのソース）に接続している。Third Embodiment FIG. 4 shows an embodiment in which the present invention is applied to a NOR gate. - Transistors correspond to those in FIG. 6 and are indicated by the same reference numerals. In this case, the output of the inverter INV1 to which input B is applied is connected to the high-level side terminal of the other INV2 (
source of QoL).

この実施例においても、第１のインバータＩＮＶ１の出
力ノードＮ０１′を延ばすことにより、２つのインバー
タを分離して配置することができ、先に示した第２図同
様の配置が可能である。Also in this embodiment, by extending the output node N01' of the first inverter INV1, the two inverters can be arranged separately, and the arrangement similar to that shown in FIG. 2 above is possible.

また、この場合、Ｂ＝ｒＨＪでＡ＝　ｒＬＪの場合、出
力ＯＵＴが接地電位にならないという問題がある。その
解決法も、先の第３図に関して説明した出力電圧保障の
対策の、■と対応して２つの解決策があり、第７図のよ
うに、■出力ＯＵＴに入力Ｂをゲート入力とするｎ−ｃ
ｈ）ランリスタＱ１５を接地との間に挿入する、■ｐ−
ｃｈ　トランジスタＱ１３のゲートに、接地電位にゲー
トを接続したｐ−ｃｈトランジリスを挿入する、のいず
れか又はその両方によれば良い。なお、以上に示した本
発明の各実施例では、Ａ、Ｂの２人力の場合で説明した
が、本発明は、一般に３人力以上の多入力の構成とする
ことができる。第８図に３人力Ａ、Ｂ、ＣのＮＡＮＤゲ
ートに本発明を適用し、トランジスタＱＯ２，ＱＯ４、
ＱＯＩ、ＱＯ３、ＱＯＩ　’　、ＱＯ３″の３つのイン
バータに分割した例を示す。Further, in this case, if B=rHJ and A=rLJ, there is a problem that the output OUT does not become the ground potential. As for the solution, there are two solutions corresponding to (1) of the output voltage guarantee measures explained above in connection with Fig. 3.As shown in Fig. 7, (1) Make input B the gate input to the output OUT. n-c
h) Insert runlister Q15 between the ground and ■p-
Either or both of the following methods may be used: a p-ch transistor whose gate is connected to the ground potential is inserted into the gate of the ch transistor Q13. Although each of the embodiments of the present invention described above has been described in the case of two-manpower A and B, the present invention can generally be configured with multiple inputs using three or more manpower. In FIG. 8, the present invention is applied to three NAND gates A, B, and C, and transistors QO2, QO4,
An example is shown in which the inverter is divided into three inverters: QOI, QO3, QOI', and QO3''.

〔発明の効果〕〔Effect of the invention〕

以上の説明から明らかなように、本発明によれば、ＮＡ
ＮＤゲートまたはＮＯＲゲートを複数のインバータに分
割して配置することが可能になり、そのＮＡＮＤゲート
が複数個ある場合、一方の入力が印加されるインバータ
の出力ノード（Ｎ０１）を共通配線として他の入力が印
加されるインバータを複数個接続して、複数のゲートを
構成することが可能となる。本発明では一方のインバー
タが共用されるから、それだけ素子数を減少し、回路面
積を縮小し、消費電力を少なくすることができる。As is clear from the above description, according to the present invention, NA
It is now possible to divide the ND gate or NOR gate into multiple inverters and arrange them. If there are multiple NAND gates, the output node (N01) of the inverter to which one input is applied is used as a common wiring and the other By connecting a plurality of inverters to which input is applied, it is possible to configure a plurality of gates. In the present invention, since one inverter is shared, the number of elements can be reduced accordingly, the circuit area can be reduced, and power consumption can be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第１の実施例のＮＡＮＤゲートの回路
図、 第２図は本発明の実施例のＮＡＮＤゲートを複数設ける
場合の回路図、 第３図は本発明の第２の実施例の回路図、第４図は本発
明の第３の実施例のＮＯＲゲートの回路図、 第５図は従来のＮＡＮＤゲートの回路図、第６図は従来
のＮＯＲゲートの回路図、第７図は本発明の第４の実施
例の回路図、第８図は本発明を３人力ＮＯＲゲートに適
用した実施例の回路図である。 ＱＯＩ、ＱＯ２，ＱＯ５−−−ｐ−ｃｈ形ＭＯ３）ラン
ジスタＱＯ３，ＱＯ４，ＱＯ６−−ｎ−ｃｈ形ＭＯＳト
ランジリスＶｃｃ・−高位の電源 ＧＮＤ・・・接地 ０１１Ｔ　−ｍ−出力 ＩＮＶ　１　、ｒＮＶ　２−　インバータ特許出願人　
富士通株式会社（外１名）代理人　弁理士　玉蟲久五部
（外１名）ＩＮＶＩ　　　　　　　ＩＮＶ２ 第４の実施例の回踏図 第　　１　　図 複数の同一機能のゲートの構成図 コ菟　　　　つ　　　　Ｍ ｔＮｖＩ　　　　　　　　ＩＮＶ２ 第２の実施例の回路図 第　　３　　図 第３の実施例の回路図 第４図 従来のＮＡＮＤゲート 第　　５　　図 ＣＣ 従来のＮＯＲゲート 第　　６　　図FIG. 1 is a circuit diagram of a NAND gate according to a first embodiment of the present invention, FIG. 2 is a circuit diagram when a plurality of NAND gates are provided according to an embodiment of the present invention, and FIG. 3 is a circuit diagram of a second embodiment of the present invention. 4 is a circuit diagram of a NOR gate according to a third embodiment of the present invention, FIG. 5 is a circuit diagram of a conventional NAND gate, FIG. 6 is a circuit diagram of a conventional NOR gate, and FIG. 7 is a circuit diagram of a conventional NOR gate. The figure is a circuit diagram of a fourth embodiment of the present invention, and FIG. 8 is a circuit diagram of an embodiment in which the present invention is applied to a three-man powered NOR gate. QOI, QO2, QO5---p-ch type MO3) transistor QO3, QO4, QO6---n-ch type MOS transistor Vcc--higher power supply GND...ground 011T -m-output INV 1, rNV 2- Inverter patent applicant
Fujitsu Limited (1 other person) Agent Patent attorney Gobe Tamamushi (1 other person) INVI INV2 Circuit diagram of the fourth embodiment Figure 1 Configuration diagram of multiple gates with the same function M tNvI INV2 Circuit diagram of the second embodiment Fig. 3 Circuit diagram of the third embodiment Fig. 4 Conventional NAND gate Fig. 5 CC Conventional NOR gate Fig. 6

Claims (1)

【特許請求の範囲】[Claims] 各々の入力端子に入力信号が印加される少なくとも２つ
のインバータを有し、一方のインバータの接地（または
高位）側端子を他方のインバータの出力端子に接続し、
ナンド（またはノア）回路を構成してなることを特徴と
するゲート回路。at least two inverters each having an input signal applied to its input terminal, the ground (or high) side terminal of one inverter being connected to the output terminal of the other inverter;
A gate circuit characterized by forming a NAND (or NOR) circuit.