JPS6376451A - 化合物半導体結晶基板の製造方法 - Google Patents
化合物半導体結晶基板の製造方法Info
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- JPS6376451A JPS6376451A JP21960786A JP21960786A JPS6376451A JP S6376451 A JPS6376451 A JP S6376451A JP 21960786 A JP21960786 A JP 21960786A JP 21960786 A JP21960786 A JP 21960786A JP S6376451 A JPS6376451 A JP S6376451A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリコン基板上に化合物半導体をヘテロエピタ
キシャル成長させた結晶基板の製造方法に係り、特にシ
リコン単結晶上にＧＩＡｓの単結晶を成長させるのに好
適な化合物半導体結晶基板の製造方法に関するものであ
る。
キシャル成長させた結晶基板の製造方法に係り、特にシ
リコン単結晶上にＧＩＡｓの単結晶を成長させるのに好
適な化合物半導体結晶基板の製造方法に関するものであ
る。
従来、８ｉ基板の上にＧａＡｓの単結晶をエピタキシャ
ル成長させる場合は８にとＧａＡｓの格子定数差が４チ
あり、熱膨張係数も２．２倍異なるため結晶に応力歪が
発生して良好な単結晶を得ることが困難でありた。そこ
でこれ等応力歪を緩和するためには、例えば特開昭５９
−１７１１１５号公報に示されたように８ｉとＧａＡｓ
の中間的物性値を有するＧｅのようなバッファ層を導入
する方法が用いられていた。しかし、格子定数の異なる
結晶を大面積にエピタキシャル成長させると一方の結晶
の引張り応力により基板全体が反るという問題が生じる
。この問題に対して従来の方法は伺の考慮もされていな
かった。
ル成長させる場合は８にとＧａＡｓの格子定数差が４チ
あり、熱膨張係数も２．２倍異なるため結晶に応力歪が
発生して良好な単結晶を得ることが困難でありた。そこ
でこれ等応力歪を緩和するためには、例えば特開昭５９
−１７１１１５号公報に示されたように８ｉとＧａＡｓ
の中間的物性値を有するＧｅのようなバッファ層を導入
する方法が用いられていた。しかし、格子定数の異なる
結晶を大面積にエピタキシャル成長させると一方の結晶
の引張り応力により基板全体が反るという問題が生じる
。この問題に対して従来の方法は伺の考慮もされていな
かった。
上記の従来技術では大面積に格子定数の異なる結晶ヲヘ
テロエビタキシャル成長する場合に生じる基板の反りに
ついて何等の考慮もされておらず、この基板上に微細加
工を必要とするデバイスを作製する場合、ホトリソグラ
フィ一工程においてマスクと基板の密着性が悪くなり露
光パターンの解像度が低下する等の問題があった。
テロエビタキシャル成長する場合に生じる基板の反りに
ついて何等の考慮もされておらず、この基板上に微細加
工を必要とするデバイスを作製する場合、ホトリソグラ
フィ一工程においてマスクと基板の密着性が悪くなり露
光パターンの解像度が低下する等の問題があった。
そこで本発明の目的は大面積基板に格子定数や熱膨張係
数の異なる結晶をヘテロエビタキシャル成長する場合に
、エピタキシャル層の引張り応力を緩和して基板の反り
を少くすることにある。
数の異なる結晶をヘテロエビタキシャル成長する場合に
、エピタキシャル層の引張り応力を緩和して基板の反り
を少くすることにある。
上記目的は大面積基板の表面に格子状の溝を設け、この
上に格子定数の異なる結晶をエピタキシャル成長させる
ことにより、エピタキシャル成長層の歪応力を溝部分の
段差で横方向の比較的小さな部分に分散し、基板全体に
加わる引張り応力を小さくすることにより基板の反り量
を小さくして達成できる。
上に格子定数の異なる結晶をエピタキシャル成長させる
ことにより、エピタキシャル成長層の歪応力を溝部分の
段差で横方向の比較的小さな部分に分散し、基板全体に
加わる引張り応力を小さくすることにより基板の反り量
を小さくして達成できる。
エピタキシャル成長の基板となる結晶表面に格子状の溝
を設けると、この溝によってエピタキシャル成長された
結晶は横方向の比較的小さな面積に分散されて成長する
ため、応力歪はその面積内にのみ働いて、基板全体の反
りは小さな値に抑制することができる。このため結晶成
長後に行うフォトリソグラフィーの工程においてマスク
と基板の密着性が良くなりパターン％偉度の低下を防止
できる等の利点がある。
を設けると、この溝によってエピタキシャル成長された
結晶は横方向の比較的小さな面積に分散されて成長する
ため、応力歪はその面積内にのみ働いて、基板全体の反
りは小さな値に抑制することができる。このため結晶成
長後に行うフォトリソグラフィーの工程においてマスク
と基板の密着性が良くなりパターン％偉度の低下を防止
できる等の利点がある。
以下、本発明の一実施例を説明する。第１図は８ｉ基板
上に（ｈＡｓの単結晶をＭＢＢ（分子線エピタキシー）
成長させた場合の基板の大きさと反り量の関係をＧａＡ
ｓ層の厚さをパラメータとして示したものである。アラ
イナの解像度が次式で表わせるとすると１μｍの解像度
を出すために許容される基板の反り量は１０＃ｒ１以下
でなければならない。
上に（ｈＡｓの単結晶をＭＢＢ（分子線エピタキシー）
成長させた場合の基板の大きさと反り量の関係をＧａＡ
ｓ層の厚さをパラメータとして示したものである。アラ
イナの解像度が次式で表わせるとすると１μｍの解像度
を出すために許容される基板の反り量は１０＃ｒ１以下
でなければならない。
２ｄ内θ
ｄ：基板の反り量
θニアライナの性能による決まる値
ここでは３１を計算に用いた。
基板の反り量を１１１１４ｍ以下にするためには第１図
よりＧ■穆の成長膜厚を２μｍとして、基板の大きさは
１５０以下でなければならない。また、ＧａＡｓ層の厚
さを４μｍとした場合は基板の大きさは９關以下でなけ
ればならない。
よりＧ■穆の成長膜厚を２μｍとして、基板の大きさは
１５０以下でなければならない。また、ＧａＡｓ層の厚
さを４μｍとした場合は基板の大きさは９關以下でなけ
ればならない。
以上の条件を満たして２インチや３インチのＳｉウェハ
上にＧａＡｓ膜を形成する方法として第２図に示すよう
な格子状の溝をＳｉウェハ上に設けた。溝はホトレジス
トで幅２０ａｍのストライプ状にパターンニングした後
、このレジストをマスクとして深さ１０μｍにエツチン
グして作製した。このウェハの部分断面図を第３図に、
そのウェハ上にＧａＡｓを成長させた後の部分断面図を
第４図に示した。
上にＧａＡｓ膜を形成する方法として第２図に示すよう
な格子状の溝をＳｉウェハ上に設けた。溝はホトレジス
トで幅２０ａｍのストライプ状にパターンニングした後
、このレジストをマスクとして深さ１０μｍにエツチン
グして作製した。このウェハの部分断面図を第３図に、
そのウェハ上にＧａＡｓを成長させた後の部分断面図を
第４図に示した。
Ｓｉウェハに格子状の溝を設けることにより、この上に
エピタキシャル成長させたＧａＡｓ層は格子寸法に分割
される。したがってＧａＡｓ層に発生する応力は格子寸
法の内部に分散され基板の反りは緩和される。格子間隔
の寸法はエピタキシャル成長させるＧａＡｓ層の厚さと
成長時の温度条件によっても適正値は異なるが、おおよ
そ第１図に示した関係が適用できるので、ＧａＡｓ層の
厚さを２μｍ成長させる場合は格子間隔の寸法をＩＯＷ
として、反りの量を許容限界値以内におさめることがで
きる。
エピタキシャル成長させたＧａＡｓ層は格子寸法に分割
される。したがってＧａＡｓ層に発生する応力は格子寸
法の内部に分散され基板の反りは緩和される。格子間隔
の寸法はエピタキシャル成長させるＧａＡｓ層の厚さと
成長時の温度条件によっても適正値は異なるが、おおよ
そ第１図に示した関係が適用できるので、ＧａＡｓ層の
厚さを２μｍ成長させる場合は格子間隔の寸法をＩＯＷ
として、反りの量を許容限界値以内におさめることがで
きる。
本実施例によれば２インチウェハのようなＳｉの大面積
基板上に格子定数や熱膨張係数の異なるＧａＡｓ結晶を
エピタキシャル成長させても、基板の反り量を１０μｍ
以下の値に抑制できる効果がある。
基板上に格子定数や熱膨張係数の異なるＧａＡｓ結晶を
エピタキシャル成長させても、基板の反り量を１０μｍ
以下の値に抑制できる効果がある。
本発明によれば大面積の基板結晶上に格子定数や熱膨張
係数の異なる別の結晶をエピタキシャル成長させた後も
基板の反りを一定値以下に抑えることができるので、こ
の基板を用いて微細なデバイス構造をホトリソグラフィ
ープロセスによす作製する場合に、その解像度を低下さ
せない効果がある。
係数の異なる別の結晶をエピタキシャル成長させた後も
基板の反りを一定値以下に抑えることができるので、こ
の基板を用いて微細なデバイス構造をホトリソグラフィ
ープロセスによす作製する場合に、その解像度を低下さ
せない効果がある。
第１図は本発明の一実施例による基板の反り量の関係、
を説明する図、第２図は本発明の一実施例を示すＳｉ基
板表面に格子状の溝を設けたことを示す説明図、第３図
はＳｉ基板の部分断面図、第４図は８ｉ基板の表面Ｇａ
Ａｓ結晶をエピタキシャル成長させた後の状態を示す部
分断面図である。 ｌ・・・Ｓｉ基板 ２・・・格子状溝３・・・
ＧａＡｓ結晶層 代理人 弁理士 小 川 勝 男 棄１図 基板Φ大３Ｅ （？ｌＬマリ 亨１図 ３、 （ｉｌｌＡ９Ｒ易ａ
を説明する図、第２図は本発明の一実施例を示すＳｉ基
板表面に格子状の溝を設けたことを示す説明図、第３図
はＳｉ基板の部分断面図、第４図は８ｉ基板の表面Ｇａ
Ａｓ結晶をエピタキシャル成長させた後の状態を示す部
分断面図である。 ｌ・・・Ｓｉ基板 ２・・・格子状溝３・・・
ＧａＡｓ結晶層 代理人 弁理士 小 川 勝 男 棄１図 基板Φ大３Ｅ （？ｌＬマリ 亨１図 ３、 （ｉｌｌＡ９Ｒ易ａ
Claims (1)
- １、薄板状の単結晶基板とその基板表面に格子定数や熱
膨張係数の異なる別の結晶をエピタキシャル成長させた
半導体基板において、エピタキシャル成長膜に生じる歪
応力を緩和するためにあらかじめ基板表面に格子状の溝
を設けたことを特徴とする化合物半導体結晶基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21960786A JPS6376451A (ja) | 1986-09-19 | 1986-09-19 | 化合物半導体結晶基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21960786A JPS6376451A (ja) | 1986-09-19 | 1986-09-19 | 化合物半導体結晶基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376451A true JPS6376451A (ja) | 1988-04-06 |
Family
ID=16738180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21960786A Pending JPS6376451A (ja) | 1986-09-19 | 1986-09-19 | 化合物半導体結晶基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376451A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529454A (ja) * | 1991-07-19 | 1993-02-05 | Seikosha Co Ltd | 半導体集積回路チツプの製造方法 |
| JP2007180556A (ja) * | 1997-10-07 | 2007-07-12 | Cree Inc | 導電性緩衝中間層構造を有する炭化ケイ素基質上の第ｉｉｉ族窒化物フォトニックデバイス |
| JP2008536319A (ja) * | 2005-04-15 | 2008-09-04 | ラティス パワー （チアンシ） コーポレイション | シリコン基板上にＩｎＧａＡｌＮ膜および発光デバイスを形成する方法 |
| JP2011129828A (ja) * | 2009-12-21 | 2011-06-30 | Sumitomo Chemical Co Ltd | 半導体基板、電子デバイスおよび半導体基板の製造方法 |
| CN105990308A (zh) * | 2015-03-17 | 2016-10-05 | 株式会社东芝 | 半导体装置及其制造方法 |
-
1986
- 1986-09-19 JP JP21960786A patent/JPS6376451A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529454A (ja) * | 1991-07-19 | 1993-02-05 | Seikosha Co Ltd | 半導体集積回路チツプの製造方法 |
| JP2007180556A (ja) * | 1997-10-07 | 2007-07-12 | Cree Inc | 導電性緩衝中間層構造を有する炭化ケイ素基質上の第ｉｉｉ族窒化物フォトニックデバイス |
| JP2008536319A (ja) * | 2005-04-15 | 2008-09-04 | ラティス パワー （チアンシ） コーポレイション | シリコン基板上にＩｎＧａＡｌＮ膜および発光デバイスを形成する方法 |
| JP2011129828A (ja) * | 2009-12-21 | 2011-06-30 | Sumitomo Chemical Co Ltd | 半導体基板、電子デバイスおよび半導体基板の製造方法 |
| CN105990308A (zh) * | 2015-03-17 | 2016-10-05 | 株式会社东芝 | 半导体装置及其制造方法 |
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