JPS637049A - デイジタル入力同期回路 - Google Patents
デイジタル入力同期回路Info
- Publication number
- JPS637049A JPS637049A JP61151961A JP15196186A JPS637049A JP S637049 A JPS637049 A JP S637049A JP 61151961 A JP61151961 A JP 61151961A JP 15196186 A JP15196186 A JP 15196186A JP S637049 A JPS637049 A JP S637049A
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- Japan
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- signal
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- digital input
- clock signal
- latch circuit
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Links
- 230000001360 synchronised effect Effects 0.000 title claims description 10
- 230000007704 transition Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 abstract description 4
- 244000145845 chattering Species 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル機器におけるディジタル入力同
期回路に関するものである。
期回路に関するものである。
従来この種の回路として第８図に示すものがあった。図
において、（ｌ）はディジタル入力信号、（２）はラッ
チ回路、＋３１はディジタル入力信号＋１）をラッチ回
路（２）で同期させるだめのクロック信号、１４）はデ
ィジタル入力信号ｆｉ＋の同期出力信号である。
において、（ｌ）はディジタル入力信号、（２）はラッ
チ回路、＋３１はディジタル入力信号＋１）をラッチ回
路（２）で同期させるだめのクロック信号、１４）はデ
ィジタル入力信号ｆｉ＋の同期出力信号である。
次に動作について説明する。
上記回路では、ディジタル入力信号１）１のＨ９Ｌ Ｌ
／へ／Ｌ／カ、クロック信号（３）のＬレベルカラＨレ
ベルへの立上かりてラッチ回路（２）にラッチされ、ク
ロック信号（３１に同期した信号として出力される。
／へ／Ｌ／カ、クロック信号（３）のＬレベルカラＨレ
ベルへの立上かりてラッチ回路（２）にラッチされ、ク
ロック信号（３１に同期した信号として出力される。
例えば、ディジタル入力信号数Ｎ−ｊ１の場合の真理値
表は第４図のようである。
表は第４図のようである。
上記のような回路は、各ディジタル入力信号ｆｉ＋の各
信号が独立して意味を持つ場合には、同期回路として有
効だが、上記ディジタル入力信号が、全体として意味を
持つ場合には、有効とけ言えない。
信号が独立して意味を持つ場合には、同期回路として有
効だが、上記ディジタル入力信号が、全体として意味を
持つ場合には、有効とけ言えない。
特に、上記ディジタル入力信号Ｉｌｌが、スイッチ入力
やシステム外部からの入力信号で、各信号間に時間のば
らつきがある場合に問題となる。
やシステム外部からの入力信号で、各信号間に時間のば
らつきがある場合に問題となる。
例えば第す図のように（ＤＩ 、 ＤＯ）のレベルによ
って（ＩＪ、Ｌ）−状態１ 、 （Ｌ、）（）−状態２
、 （Ｈ，Ｌ）踵状ＩＢｓ 、 （ａ、ｕ）＝状態４
とする時、入力側が状態ｌから状態櫨へ変化しても、出
力側は短時間での遷移はできないことがある。第５図ｆ
ｂｌでは同時にＣＤ鳥、Ｄｏ）を変化させたと思ってい
ても、過渡的に状態１→状態８→状態４の遷移をしてい
る。
って（ＩＪ、Ｌ）−状態１ 、 （Ｌ、）（）−状態２
、 （Ｈ，Ｌ）踵状ＩＢｓ 、 （ａ、ｕ）＝状態４
とする時、入力側が状態ｌから状態櫨へ変化しても、出
力側は短時間での遷移はできないことがある。第５図ｆ
ｂｌでは同時にＣＤ鳥、Ｄｏ）を変化させたと思ってい
ても、過渡的に状態１→状態８→状態４の遷移をしてい
る。
通常、この様な遷移を無効とするよう、信号が有効なタ
イミングを決めるストローブ信号を作ることが多いが、
ディジタル入力信号が、スイッチ入力やシステム外部か
らの場合には、必ずしもストローブ信号を作れない場合
がある。
イミングを決めるストローブ信号を作ることが多いが、
ディジタル入力信号が、スイッチ入力やシステム外部か
らの場合には、必ずしもストローブ信号を作れない場合
がある。
この発明は、上記のような問題点全解消するためになさ
れたもので、各信号間に時間のばらつきがあるディジタ
ル入力信号を同期化するととにより、不必要な遷移を無
くすことを目的としている。
れたもので、各信号間に時間のばらつきがあるディジタ
ル入力信号を同期化するととにより、不必要な遷移を無
くすことを目的としている。
この発明にかかるディジタル入力同期回路は、クロック
信号でディジタル入力信号をラッチし、−定期同以上同
じ状態がラッチされた場合に状態の遷移を行なうように
出力信号を出すように構成したものである。
信号でディジタル入力信号をラッチし、−定期同以上同
じ状態がラッチされた場合に状態の遷移を行なうように
出力信号を出すように構成したものである。
この発明における比較回路は、ディジタル入力信号が一
定期間同じ状態かどうかを判断するように作用し、変化
しつつある状態の場合は、最終段のラッチ出力が前の状
態全出力し、変化が終了した時には変化終了後の状態を
出力するようにする。
定期間同じ状態かどうかを判断するように作用し、変化
しつつある状態の場合は、最終段のラッチ出力が前の状
態全出力し、変化が終了した時には変化終了後の状態を
出力するようにする。
以下、この発明の一実施例を図について説明する。
第１図において、１）１はディジタル入力信号、（２１
は第１のラッチ回路Ｓ ｔＯはクロック信号、（６）け
上記第１のラッチ回路の出力を入力とし、クロック信号
（３）でラッチする第２のラッチ回路、１７）は第１と
第２のラッチ回路の出力を比較する比較回路、（８）は
上記比較回路（７）の出力である一致信号、（９）はク
ロック信号と一致信号の論理積をとるＡＮＤ回路、（１
０）はＡＮＤ回路（９）の出力でラッチする第８のラッ
チ回路、（４１はディジタル入力信号１））の同期出力
信号である。
は第１のラッチ回路Ｓ ｔＯはクロック信号、（６）け
上記第１のラッチ回路の出力を入力とし、クロック信号
（３）でラッチする第２のラッチ回路、１７）は第１と
第２のラッチ回路の出力を比較する比較回路、（８）は
上記比較回路（７）の出力である一致信号、（９）はク
ロック信号と一致信号の論理積をとるＡＮＤ回路、（１
０）はＡＮＤ回路（９）の出力でラッチする第８のラッ
チ回路、（４１はディジタル入力信号１））の同期出力
信号である。
次に動作について説明する。動作を説明するために第２
図にディジタル入力信号数Ｎ−８の場合で、第５図ｆｂ
ｌと同様なタイミングで入力が入った場合のタイミング
チャート’２示す。
図にディジタル入力信号数Ｎ−８の場合で、第５図ｆｂ
ｌと同様なタイミングで入力が入った場合のタイミング
チャート’２示す。
ｉずクロック信号（３）の立上がりで、ディジタル入力
信号＋１）が第１のラッチ回［ｉ ＋２１にラッチされ
、出力ＡＯ、ＡＩとなる。また、上記クロック信号＋３
１の次の立上がりで、第２のラッチ回路（６）にラッチ
され出力ＢＯ、Ｂｌとなる。比較回路（７）には、上記
出力ＡＯ、ＡＩとＢＯ，Ｂｌが入力しており、両入力が
一致すればＨレベル全出力し、不一致になるとＬレベル
を出力する。従って、ディジタル入力信号が変化の途中
であれば、−致信号（８）はＬレベになっている。第８
のラッチ回路（ｌＯ）は、上記−致信号（８）と上記ク
ロック信号＋８１のＡＮＤ回路（９）の出力をクロック
信号としているので、ディジタル入力信号の変化途中で
は、第８のラッチ回路の出力は更新されず、変化が終了
した後のクロック信号（３１の立上がりで始めて、第８
のラッチ回路の出力が更新される。
信号＋１）が第１のラッチ回［ｉ ＋２１にラッチされ
、出力ＡＯ、ＡＩとなる。また、上記クロック信号＋３
１の次の立上がりで、第２のラッチ回路（６）にラッチ
され出力ＢＯ、Ｂｌとなる。比較回路（７）には、上記
出力ＡＯ、ＡＩとＢＯ，Ｂｌが入力しており、両入力が
一致すればＨレベル全出力し、不一致になるとＬレベル
を出力する。従って、ディジタル入力信号が変化の途中
であれば、−致信号（８）はＬレベになっている。第８
のラッチ回路（ｌＯ）は、上記−致信号（８）と上記ク
ロック信号＋８１のＡＮＤ回路（９）の出力をクロック
信号としているので、ディジタル入力信号の変化途中で
は、第８のラッチ回路の出力は更新されず、変化が終了
した後のクロック信号（３１の立上がりで始めて、第８
のラッチ回路の出力が更新される。
以上より、同期出力信号は状態ｌ→状態４へ状Ｍ８を経
ることなく遷移することになる。
ることなく遷移することになる。
上記実施例では、ディジタル入力信号の各信号間に最大
−周期以下の時間差であれば、途中の状態を至ることな
く、同時に状態変化させることが可能である。
−周期以下の時間差であれば、途中の状態を至ることな
く、同時に状態変化させることが可能である。
以上は、具体例の一つであり、ばらつきが１クロンクの
間である場合の同期化について説明したが、クロック周
波数を変えることで、同期化可能なディジタル入力信号
のばらつきを変えることができる。
間である場合の同期化について説明したが、クロック周
波数を変えることで、同期化可能なディジタル入力信号
のばらつきを変えることができる。
またラッチ回路の段数を増やしたシ、シフトレジスタを
利用することで、ばらつきが大きい時でも同様の効果を
得ることができる。
利用することで、ばらつきが大きい時でも同様の効果を
得ることができる。
以上のように、この発明ＶＣよれば、クロック信号でデ
ィジタル入力信号企ラッチし、−定期間で同じ状態がラ
ッチされた場合に始めて状態の遷移を行なうように構成
しているので、スイッチ入力やシステム外部からの入力
信号のように入力信号間に時開のばらつきがある場合に
もイズ防止にも効果がある。
ィジタル入力信号企ラッチし、−定期間で同じ状態がラ
ッチされた場合に始めて状態の遷移を行なうように構成
しているので、スイッチ入力やシステム外部からの入力
信号のように入力信号間に時開のばらつきがある場合に
もイズ防止にも効果がある。
第１図はこの発明の一実施例によるディジタル入力同期
回路図、第２図は上記実施例のタイミングチャートであ
る。 第８図は、従来の回路図、第４図は従来の回路の真理値
表、第す図はタイミングチャートである。 図において、１））はディジタル入力信号、＋２１は第
１のラッチ回路、（３）はクロック信号、（４）は同期
出力信号、（６）は第２のラッチ回路、（７）は比較回
路、（８）は−致回路、（９）はＡＮＤ回路、（１ｏ）
は第８のラッチ回路である。 なお各図中、同一符号は同一、又は相当部分を示す。
回路図、第２図は上記実施例のタイミングチャートであ
る。 第８図は、従来の回路図、第４図は従来の回路の真理値
表、第す図はタイミングチャートである。 図において、１））はディジタル入力信号、＋２１は第
１のラッチ回路、（３）はクロック信号、（４）は同期
出力信号、（６）は第２のラッチ回路、（７）は比較回
路、（８）は−致回路、（９）はＡＮＤ回路、（１ｏ）
は第８のラッチ回路である。 なお各図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）信号間に時間のばらつきがある複数のディジタル
入力信号をクロック信号でラッチ回路にラッチし、一定
期間以上同じ状態が続くことを確認する方法を備え、一
定期間以上同じ状態が続いた場合に、状態の遷移を許す
ことを特徴とするディジタル入力同期回路。 - （２）一定期間以上、同じ状態が続くことを確認する方
法として、連続するクロックパルス でディジタル入力信号をラッチし、ラッチされた信号が
一致すれば状態変化を許すことを特徴とする特許請求の
範囲第１項記載のディジタル入力同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151961A JPS637049A (ja) | 1986-06-27 | 1986-06-27 | デイジタル入力同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61151961A JPS637049A (ja) | 1986-06-27 | 1986-06-27 | デイジタル入力同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS637049A true JPS637049A (ja) | 1988-01-12 |
Family
ID=15529996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61151961A Pending JPS637049A (ja) | 1986-06-27 | 1986-06-27 | デイジタル入力同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS637049A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7353570B2 (en) | 2005-05-20 | 2008-04-08 | Ykk Corporation | Slide fastener chain |
-
1986
- 1986-06-27 JP JP61151961A patent/JPS637049A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7353570B2 (en) | 2005-05-20 | 2008-04-08 | Ykk Corporation | Slide fastener chain |
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