JPH03144842A - Data transfer controller - Google Patents

Abstract

PURPOSE:To transfer data at a high speed by transferring the data read out of a transferer and put on a data bus directly to a transferee without fetching the data. CONSTITUTION:The address latch circuits 18 and 20 are connected between the transferer and transferee devices 14 and 16 and an address bus 10 respectively. Then both circuit 18 and 20 latch the address signals to be sent to the transferer and the transferee respectively for simultaneous execution of a data reading or outputting operation of the transferer and a data writing or inputting operation of the transferee. Furthermore the data outputted onto a data bus 12 from the device 14 are not fetched once by a controller but transferred directly to the device 16 via the bus 12. In such a constitution, the time required for a data transfer cycle is shortened and the data can be transferred at a high speed.

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、ＣＰＵを介さずにデータを転送するための制
御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a control device for transferring data without using a CPU.

［従来の技術］ ＣＰＵを介さずにメモリとメモリ間、あるい１まメそり
と入出力装置間のデータ転送を行う方式はＤＭＡ　（ダ
イレクト会メモリ・アクセス）と称され、高速データ転
送、画像データ転送等に多く利用されている。[Prior Art] A method of transferring data between memories or between a single memory and an input/output device without going through a CPU is called DMA (Direct Memory Access), and is used for high-speed data transfer and image processing. It is often used for data transfer, etc.

第３図は、従来のＤＭＡコントローラによるメモリ間デ
ータ転送のタイミングを示す。ＤＭＡコントローラは、
最初に、転送元のメモリに対してアドレス信号と読出制
御信号を与えてデータＤｋをデータ・バス上に読み出さ
せ、それを自己のレジスタに収容する。次いで、転送先
のメモリに対してアドレス信号と書込制御信号を与える
とともに該レジスタからデータ・バス上に上記のデータ
Ｄｋを出力し、そのデータＤｋを転送先メモリに書き込
ませる。FIG. 3 shows the timing of inter-memory data transfer by a conventional DMA controller. The DMA controller is
First, an address signal and a read control signal are given to the transfer source memory to read data Dk onto the data bus, and store it in its own register. Next, an address signal and a write control signal are given to the transfer destination memory, and the above-mentioned data Dk is output from the register onto the data bus, so that the data Dk is written into the transfer destination memory.

［発明が解決しようとする課題］ 上述のように、従来のＤＭＡコントローラによるデータ
転送は、転送元のメモリ（または入出力装置）よりデー
タを読み出していったん自己に取り込んでから、次にそ
の取り込んだデータをデータ・バス上に送出して転送先
のメモリ（または入出力装置）に書き込むというもので
あって、ＤＭＡコントローラがデータを取り込んだり出
力したりする分、データ転送サイクルの所要時間が長く
なっていた。[Problems to be Solved by the Invention] As described above, data transfer by a conventional DMA controller involves reading data from the transfer source memory (or input/output device), importing it into itself, and then Data is sent onto the data bus and written to the destination memory (or input/output device), and the time required for the data transfer cycle increases as the DMA controller takes in and outputs the data. was.

本発明は、かかる問題点に鑑みてなされたもので、転送
元よりデータ・バス上に読み出したデータを取り込まず
に直接に転送先へ転送してデータ転送の高速化を実現す
るデータ転送制御装置を提供することを目的とする。The present invention has been made in view of such problems, and is a data transfer control device that achieves high-speed data transfer by directly transferring data read from a transfer source onto a data bus to a transfer destination without importing it. The purpose is to provide

［課題を解決するための手段コ 上記の目的を達成するため、本発明のデータ転送制御装
置は、第１のデバイスとアドレス・バスとの間に接続さ
れた第１のアドレス・ラッチ手段と、第２のデバイスと
アドレス・バスとの間に接続された第２のアドレス・ラ
ッチ手段と、第１のデバイスに対するアドレスを第１の
アドレス・ラッチ手段にラッチさせて第１のデバイスよ
りデータをデータ・バス上に出力させると同時に、第２
のデバイスに対するアドレスを第２のアドレス・ラッチ
手段にランチさせてデータ・バス上のデータを第２のデ
バイスに入力させる制御手段とを具備する構成とした。[Means for Solving the Problems] To achieve the above object, the data transfer control device of the present invention includes a first address latch means connected between a first device and an address bus; a second address latch means connected between the second device and the address bus; and a first address latch means for latching an address for the first device to transfer data from the first device・At the same time as outputting on the bus,
and control means for causing the second address latch means to launch the address for the device to input the data on the data bus to the second device.

［作用コ 制御手段は、先ず転送元（第１）のデバイスに対するア
ドレス信号をアドレス・バス上に送出するとともに、第
１のラッチ手段をアクティブにする。また、転送元デバ
イスに対するデータ続出または出力用の制御信号をもア
クティブにする。これにより、該アドレス信号が第１の
ラッチ手段にラッチされた状態で、転送元デバイスで続
出または出力動作が行われ、データ・バス上にデータが
出力される。[The action control means first sends out an address signal for the transfer source (first) device onto the address bus, and activates the first latch means. It also activates a control signal for data transmission or output to the transfer source device. As a result, with the address signal latched by the first latch means, the transfer source device performs successive read or output operations, and data is output onto the data bus.

このような転送元のデータ読出または出力動作の最中に
、制御手段は、転送先（第２）のデバイスに対するアド
レス信号をアドレス◆バス上に送出して第２のランチ回
路をアクティブにし、また転送元デバイスに対するデー
タ書込または入力用の制御信号をアクティブにする。そ
の結果、該アドレス信号が第２のラッチ回路にラッチさ
れた状態で、転送先デバイスで書込または入力動作が行
われ、データ・バス上にその時乗っている上記のデータ
（転送元から出力されたデータ）が転送先デバイスに書
込または入力される。During such a data read or output operation of the transfer source, the control means sends out an address signal for the transfer destination (second) device onto the address bus, activates the second launch circuit, and also activates the second launch circuit. Activate control signals for data writing or input to the transfer source device. As a result, while the address signal is latched in the second latch circuit, a write or input operation is performed in the transfer destination device, and the above data currently on the data bus (output from the transfer source) is data) is written or input to the destination device.

このように、本発明では、制御手段より続けて出力され
た転送元アドレス信号および転送先アドレス信号がそれ
ぞれ第１および第２のランチ回路にラッチされ、転送元
でのデータ続出または出力動作と転送先でのデータ書込
または入力動作とが同時的に行われ、転送元デバイスよ
りデータ・バス上に出力されたデータがそのまま転送先
デバイスに転送される。As described above, in the present invention, the transfer source address signal and the transfer destination address signal successively outputted from the control means are latched in the first and second launch circuits, respectively, and the transfer source address signal and the transfer destination address signal are latched by the first and second launch circuits, respectively. The previous data write or input operation is performed simultaneously, and the data output from the transfer source device onto the data bus is transferred as is to the transfer destination device.

［実施例コ 以下、第１図および第２図を参照して本発明の一実施例
を説明する。[Embodiment] Hereinafter, an embodiment of the present invention will be described with reference to FIGS. 1 and 2.

第１図は、この実施例によるデータ転送制御装置を適用
したコーンピユータ・システムの主要す構成を示す。FIG. 1 shows the main configuration of a computer system to which a data transfer control device according to this embodiment is applied.

この実施例によれば、アドレス・バス１０と２つのメモ
リ１４．１８との間にそれぞれアドレス・ラッチ回路１
８．２０が接続される。両メモリ１４．１８とデータ・
バス１２とは通常通り直接接続される。そして、ＤＭＡ
を行うための制御回路２２が設けられる。この制御回路
２２のアドレス端子Ａはアドレス・バス１０に、ラッチ
制御端子Ｌｌ、Ｌ２はそれぞれラッチ回路１８．２０に
、続出制御端子Ｒ１，Ｒ２はそれぞれメモ１Ｊ１４．１
６の読出制御端子Ｒ１，Ｒ２に、書込制御端子訓。According to this embodiment, an address latch circuit 1 is provided between the address bus 10 and the two memories 14 and 18, respectively.
8.20 is connected. Both memory 14.18 and data
The bus 12 is directly connected as usual. And DMA
A control circuit 22 is provided to perform the following. The address terminal A of this control circuit 22 is connected to the address bus 10, the latch control terminals Ll and L2 are connected to the latch circuit 18.20, and the successive control terminals R1 and R2 are connected to the memory 1J14.1, respectively.
The read control terminals R1 and R2 of No. 6 are connected to write control terminals.

罰はそれぞれメモＵ１４．１６の書込制御端子Ｗ１．Ｗ
２に接続される。また、制御回路２２は、システム・ク
ロックＣＬＫを供給され、ＣＰｔＪ２４とはバスの使用
権等に関する制御信号Ｃ１，Ｃ２をやりとりするように
なっている。The punishment is written to the write control terminal W1. of the memo U14.16 respectively. W
Connected to 2. The control circuit 22 is also supplied with a system clock CLK, and exchanges control signals C1 and C2 regarding the right to use the bus and the like with the CPtJ24.

次に、第２図につきこのシステムにおいてＤＭＡによる
メモリ間データ転送の動作を説明する。Next, referring to FIG. 2, the operation of inter-memory data transfer using DMA in this system will be explained.

この例は、メモリ１４からメモリ１ｅヘデータを１個転
送するサイクルを所定回数連続して繰り返すデータ転送
である。This example is a data transfer in which a cycle of transferring one piece of data from the memory 14 to the memory 1e is repeated a predetermined number of times.

制御回路２２は、このデータ転送サイクルの期間中、転
送元のメモリ１４に対しては続出制御信号断をアクティ
ブ・レベル“Ｌ”とし、転送先のメモリ１６に対しては
書込制御信号”帛］をアクティブ・レベル“Ｌ”とする
。そして、１つのサイクルにおいて、制御回路２２は、
先ず転送元メモリ１４に向けてデータ続出のためのアド
レス信号Ａ１をアドレス・バス１０上に送出するととも
に、ラッチ制御信号Ｌｌをラッチ回路１８に与える（第
２図（Ｂ）、（Ｃ））。これにより、そのアドレス信号
ＡＩは、ラッチ回路１８にラッチされ、ランチ回路１８
の出力端子より転送元メモリ１４のアドレス端子Ａに与
えられる。その結果、メモリ１４において読出動作が行
われ、アドレス信号ＡＩで指定されたメモリ番地よりデ
ータＤ１が読み出され、データ端子りよりそのデータＤ
Ｉがデータ・バス１２上に出力される（第２図（Ｇ））
。During this data transfer cycle, the control circuit 22 sets the successive control signal disconnection to the active level "L" for the transfer source memory 14, and sets the write control signal to the transfer destination memory 16 at an active level. ] is set to the active level "L".In one cycle, the control circuit 22
First, an address signal A1 for successive data output to the transfer source memory 14 is sent onto the address bus 10, and a latch control signal Ll is applied to the latch circuit 18 (FIGS. 2(B) and 2(C)). As a result, the address signal AI is latched by the latch circuit 18, and the launch circuit 18
is applied to the address terminal A of the transfer source memory 14 from the output terminal of the transfer source memory 14. As a result, a read operation is performed in the memory 14, data D1 is read from the memory address specified by the address signal AI, and the data D1 is read from the data terminal.
I is output on the data bus 12 (FIG. 2(G))
.

転送元メモリ１４で上記の読出動作が行われている最中
、制御回路２２は、転送先メモリ１８に向けてデータ書
込のためのアドレス信号Ａｎをアドレス・バス１０上に
送出し、ランチ制御信号Ｌ２をラッチ回路２０に与える
（第２図（Ｂ）、（Ｅ））。While the above read operation is being performed in the transfer source memory 14, the control circuit 22 sends an address signal An for data writing to the transfer destination memory 18 onto the address bus 10, and performs launch control. A signal L2 is given to the latch circuit 20 (FIGS. 2(B) and (E)).

これにより、そのアドレス信号Ａｎはラッチ回路２０に
ラッチされ、転送先メモリ１６のアドレス端子Ａに与え
られる。その結果、メモリｉ６において書込動作が行わ
れ、データΦバス１２上にその時乗っている上記のデー
タＤＩがアドレス信号Ａｎで指定されたメモリ番地に書
き込まれる。これで、１回のデータ転送サイクルが終了
する。As a result, the address signal An is latched by the latch circuit 20 and applied to the address terminal A of the transfer destination memory 16. As a result, a write operation is performed in the memory i6, and the above data DI currently on the data Φ bus 12 is written to the memory address specified by the address signal An. This completes one data transfer cycle.

この実施例では、アドレス・バス１０とメモリ１４．１
８との間にそれぞれアドレス・ラッチ回路１８．２０を
設け、それらのラッチ回路１８゜２０にデータ読出のア
ドレス信号、データ書込のアドレス信号を同時的にラッ
チさせ、転送元メモリの読出動作と転送先メモリの書込
動作を同時的に行わせる。転送元メモリよりデータ・バ
ス１２上に読み出したデータを制御回路２２に一旦取り
込むようなことはせす、データ・バス１２から直接転送
先メモリにデータを書き込む。したがって従来方式（第
３図）よりも、データ転送の１サイクルが大幅に短縮化
され、データ転送速度が大幅に向上する。In this embodiment, address bus 10 and memory 14.1
Address latch circuits 18 and 20 are respectively provided between the 8 and 8, and these latch circuits 18 and 20 simultaneously latch the address signal for data read and the address signal for data write, and perform the read operation and the data write operation of the source memory. Write operations to the transfer destination memory are performed simultaneously. The data read from the transfer source memory onto the data bus 12 is not once taken into the control circuit 22, but the data is written directly from the data bus 12 to the transfer destination memory. Therefore, one cycle of data transfer is significantly shorter than in the conventional method (FIG. 3), and the data transfer speed is significantly improved.

なお、メモリ１６が転送元でメモリ１４が転送先の場合
は、両メモリが互いに置き代わるだけで動作は同じであ
る。また、この実施例は２つのメモリ１４．１８間のデ
ータ転送に係るものであったが、入出力装置とメモリ間
、外部デバイス（メモリまたは周辺装置）とメモリ間の
データ転送に対しても、上記と同様もこして本発明が適
用され得る。Note that when the memory 16 is the transfer source and the memory 14 is the transfer destination, the operations are the same except that both memories replace each other. Furthermore, although this embodiment concerned data transfer between two memories 14 and 18, data transfer between an input/output device and memory, and between an external device (memory or peripheral device) and memory is also possible. The present invention can be applied in the same way as above.

［発明の効果コ 本発明は、上述したような構成を有することにより、次
のような効果を奏する。[Effects of the Invention] By having the above-described configuration, the present invention provides the following effects.

転送元デバイスおよび転送先デバイスとアドレス・バス
どの間にそれぞれアドレス・ラッチ回路を接続し、それ
らのラッチ回路に転送元に対するアドレス信号、転送先
に対するアドレス信号をそれぞれラッチさせて転送元の
データ続出または出力動作と転送先のデータ書込または
入力動作を同時的に行わせ、転送元デバイスよりデータ
・バス上に出力されたデータを制御装置に一旦取り込ま
ずに、データ・バスからそのまま転送先デバイスに転送
するようにしたので、データ転送サイクルの所要時間を
短縮し、データ転送を高速化することができる。An address latch circuit is connected between the transfer source device and the transfer destination device and the address bus, and these latch circuits latch the address signal for the transfer source and the address signal for the transfer destination, respectively. The output operation and the data write or input operation of the transfer destination are performed simultaneously, and the data output from the transfer source device onto the data bus is transferred directly from the data bus to the transfer destination device without being imported into the control device. Since the data is transferred, the time required for the data transfer cycle can be shortened and the data transfer speed can be increased.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、本発明の一実施例によるデータ転送制御装置
を適用したコンピュータ・システムの主要な構成を示す
ブロック図、 第２図は、実施例においてＤＭＡによるメモリ間データ
転送の動作を説明するためのタイミング図、および 第３図は、従来のＤＭＡコントローラによるメモリ間デ
ータ転送の動作を説明するためのタイミング図である。 １０・・・・アドレス・バス、 １２・・・・データ・バス、 １４・・・・第１のデバイス（メモリ）、１６・・・・
第２のデバイス（メモリ）、１８・・・・第１のアドレ
ス・ラッチ手段（ラッチ回路）、 ２０・・・・第２のアドレス・ラッチ手段（ラッチ回路
）、 ２２・・・・制御手段（制御回路）。FIG. 1 is a block diagram showing the main configuration of a computer system to which a data transfer control device according to an embodiment of the present invention is applied. FIG. 2 explains the operation of inter-memory data transfer using DMA in the embodiment. FIG. 3 is a timing diagram for explaining the operation of inter-memory data transfer by a conventional DMA controller. 10... Address bus, 12... Data bus, 14... First device (memory), 16...
Second device (memory), 18...first address latch means (latch circuit), 20...second address latch means (latch circuit), 22...control means ( control circuit).

Claims (1)

【特許請求の範囲】 データ・バスを経由して第１のデバイスから第２のデバ
イスへデータの転送を行うための制御装置において、 前記第１のデバイスとアドレス・バスとの間に接続され
た第１のアドレス・ラッチ手段と、前記第２のデバイス
と前記アドレス・バスとの間に接続された第２のアドレ
ス・ラッチ手段と、前記第１のデバイスに対するアドレ
スを前記第１のアドレス・ラッチ手段にラッチさせて前
記第１のデバイスよりデータを前記データ・バス上に出
力させると同時に、前記第２のデバイスに対するアドレ
スを前記第２のアドレス・ラッチ手段にラッチさせて前
記データ・バス上の前記データを前記第２のデバイスに
入力させる制御手段と、を備えることを特徴とするデー
タ転送制御装置。[Claims] A control device for transferring data from a first device to a second device via a data bus, comprising: a control device connected between the first device and an address bus; a first address latch means; a second address latch means connected between the second device and the address bus; At the same time, the address for the second device is latched by the second address latch means to output data from the first device onto the data bus. A data transfer control device comprising: control means for inputting the data to the second device.