JPS6366974A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6366974A JPS6366974A JP20952986A JP20952986A JPS6366974A JP S6366974 A JPS6366974 A JP S6366974A JP 20952986 A JP20952986 A JP 20952986A JP 20952986 A JP20952986 A JP 20952986A JP S6366974 A JPS6366974 A JP S6366974A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor region
- semiconductor
- edge
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 239000012535 impurity Substances 0.000 description 7
- 108091006146 Channels Proteins 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 101100003258 Escherichia coli (strain K12) atoS gene Proteins 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、ツェナーダイオードを備えた半導体集積回路装置に
適用して有効な技術に関するものである。 〔従来の技術〕 半導体記憶装置の−っにE E P ROM (E 1
−ectrically Erasableand
Programmable ROM)がある。これ
のメモリセルは、ウェル領域に構成され、またMNOS
(Metal N1trideOxide tr
ansistor)構造のMISFETを用いて構成さ
れる。情報の書込みは、ゲート電極にVcc(例えば5
■)、ウェル領域に−Vpp(例えば−10V)を印加
することによって行う、消去は、ゲート電極に−Vpp
(例えば−10V)、ウェル領域にVcc(例えば5V
)を印加することによって行う、−Vppft圧圧は、
例えばブートストラップ回路によって発生させるが、こ
れの安定化のためにブートストラップ回路とデコーダ回
路の間にツェナーダイオードを設けている。 以下は、公知とされた技術ではないが1本発明者によっ
て検討された技術であり、その概要は次のとおりである
。 前記ツェナーダイオードは、例えばp−一型ウエル領域
の表面にrl”型半導体領域を形成し、この下部にp−
型半導体領域を形成して構成する。n“型半導体領域の
周囲には、それを規定するフィールド絶縁膜が設けられ
、またこのフィールド絶縁膜の下にはpチャネルストッ
パ領域が設けられる。 前記ダイオードのp−型半導体領域の縁の部分が。 pチャネルストッパ領域に重なると、その部分の不純物
濃度が高くなる。これは、ツェナーダイオードの耐圧の
低下を引起す、このため、P−型半導体領域をぎ型半導
体領域より小さくして、p−型半導体領域がpチャネル
ストッパ領域に重ならないようにする必要があった。な
お、ツェナーダイオードに関する技術は、例えば、オー
ム社発行。 「半導体ハンドブック」、昭和56年6月30日発行、
p693に記載されている。
に、ツェナーダイオードを備えた半導体集積回路装置に
適用して有効な技術に関するものである。 〔従来の技術〕 半導体記憶装置の−っにE E P ROM (E 1
−ectrically Erasableand
Programmable ROM)がある。これ
のメモリセルは、ウェル領域に構成され、またMNOS
(Metal N1trideOxide tr
ansistor)構造のMISFETを用いて構成さ
れる。情報の書込みは、ゲート電極にVcc(例えば5
■)、ウェル領域に−Vpp(例えば−10V)を印加
することによって行う、消去は、ゲート電極に−Vpp
(例えば−10V)、ウェル領域にVcc(例えば5V
)を印加することによって行う、−Vppft圧圧は、
例えばブートストラップ回路によって発生させるが、こ
れの安定化のためにブートストラップ回路とデコーダ回
路の間にツェナーダイオードを設けている。 以下は、公知とされた技術ではないが1本発明者によっ
て検討された技術であり、その概要は次のとおりである
。 前記ツェナーダイオードは、例えばp−一型ウエル領域
の表面にrl”型半導体領域を形成し、この下部にp−
型半導体領域を形成して構成する。n“型半導体領域の
周囲には、それを規定するフィールド絶縁膜が設けられ
、またこのフィールド絶縁膜の下にはpチャネルストッ
パ領域が設けられる。 前記ダイオードのp−型半導体領域の縁の部分が。 pチャネルストッパ領域に重なると、その部分の不純物
濃度が高くなる。これは、ツェナーダイオードの耐圧の
低下を引起す、このため、P−型半導体領域をぎ型半導
体領域より小さくして、p−型半導体領域がpチャネル
ストッパ領域に重ならないようにする必要があった。な
お、ツェナーダイオードに関する技術は、例えば、オー
ム社発行。 「半導体ハンドブック」、昭和56年6月30日発行、
p693に記載されている。
本発明者は前記ツェナーダイオードの実験ならびにその
検討の結果1次の問題点を見出した。 前記ツェナーダイオードのn1型半導体領域の周辺部分
では、その下にp−型半導体領域が設けられていない、
このため、前記n4型半導体領域に−Vppを印加した
とき、ぎ型半導体領域からp−−型ウェル領域へ空乏領
域が大きく延びる。この空乏領域が、p″″−型ウェル
領域とn−一型半導体基板との間に形成される空乏領域
に接する(ピンチオフ)と、ダイオードのツェナー特性
が変化してしまう、すなわち、−Vppft圧の安定化
を図ることができない。 本発明の目的は、半導体集積回路装置の信頼性を向上す
ることにある。 本発明の他の目的は、ダイオードの特性を向上すること
にある。 本発明の前記ならびにその他の目的と新規な特徴は1本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔問題点を解決するための手段〕 本願において開示される発明のうち1代表的なものの概
要を簡単に説明すれば、下記のとおりである。 すなわち、ツェナーダイオードを構成する第1半導体領
域及びこの下の第2半導体領域において。 前記第2半導体領域を第1半導体領域より小さくして第
2半導体領域の縁の部分を第1半導体領域の縁の部分か
ら離す、また、前記第1半導体領域の縁の部分から第2
半導体領域の緑までの間の距はを小さくする。 〔作用〕 上記した手段によれば、第2半導体領域がチャネルスト
ッパ領域と重なることがないので、ツェナーダイオード
の耐圧が劣化することがなく、また第1半導体領域から
ウェル領域へ延びる空乏領域の延びが小さくなるので、
その空乏領域と、ウェル領域と半導体基板の間に形成さ
れる空乏領域とが接することがなくなり、特性の向上を
図ることができる。 以下1本発明を実施例とともに説明する。 【実施例〕 第1図は、本実施例におけるツェナーダイオードの平面
図であり、第2図は、第1図のA−A切断線における断
面図である。なお、第1図は、ツェナーダイオードの構
成を見易くするために、フィールド絶縁膜以外の絶縁膜
を図示していない。 第1図及び第2図において、1はn−一型単結晶シリコ
ンからなる半導体基板であり、2は半導体基板1の主面
部に設けられたp−一型ウエル領域である。半導体基板
1及びウェル領域2の表面の所定部分には、それらの表
面の酸化による酸化シリコン膜からなるフィールド絶縁
膜3が設けである。ウェル領域2におけるフィールド絶
縁v3の下にはp型チャネルストッパ領域4を設けてい
る。 この実施例のツェナーダイオードは、ウェル領域2の表
面に形成したn゛型半導体領域10と、これの下に形成
したp−型半導体領域9からなっている。r11型半導
体領域10の縁の部分は、リング状のフィールド絶nt
[3uによって規定しである。 p−型半導体領域9は、その縁の部分がP型チャネルス
トッパ領域4と重ならないように、n7型半導体領域1
0より小さく形成しである。前記フィールド絶縁膜3u
の外周部におけるウェル領域2の表面にp゛型半導体領
域5を形成しである。ウェル領域2の表面上を薄い酸化
シリコン膜12と1例えばCVDによる酸化シリコン膜
とリンシリケートガラス(P S G)膜とで構成した
層間絶縁膜13が覆っている。 ぎ型半導体領域10にアルミニウム膜からなる配線8が
、絶縁11113及び薄い酸化シリコン膜12を選択的
に除去してなる接続孔6を通して接続している。一方、
ウェル領域2の表面に形成したp00型半導領域5に接
続孔6を通してアルミニウム膜からなる配線7が接続し
ている。 ぎ型半導体領域10には、配a8を通して電源電位Vc
c例えば5■が印加される。ウェル領域2には、配線7
及びp33型半導領域5を通して、ブートストラップ回
路(図示せず)で発生される負の高電圧−Vpp(例え
ば−10V)が印加される。したがって、t14型半導
体領域10とP−型半導体領域9とからなるツェナーダ
イオードには一15Vが印加される。ツェナーダイオー
ドの耐圧は一15Vに設定しであるため、ウェル領域2
に印加される電圧すなわちブートストラップ回路で発生
される電圧が、−10vより高い負の高電圧になるとブ
レイクダウンを起し、ツェナー電流lZが流れる。 前記に型半導体領域10とP−型半導体領域9の間は逆
バイアスになっているため、そらの間には空乏領域11
vを生じる。同様に、 rlI型半導体領域10とp−
一型ウエル領域2の間に空乏領域11uを生じるが、ウ
ェル領域2の不純物濃度がp−型半導体領域9のそれよ
り低いため空乏領域11Uはウェル領域2内に深く延び
る。一方、ウェル領域2と半導体基板1の間は逆バイア
スになっているため、それらの間に空乏領域14を生じ
る。 空乏領域11uと空乏領域14の間は、ツェナー電流1
zのチャネルとなっている。 このチャネルがピンチオフ状態になるのを防止するため
、この実施例では、n0型半導体領域10の縁の部分と
、p−型半導体領域9の縁の部分の間の距離Ωを4μm
程度に小さくしている。 本発明者の実験によれば、第3図に示したように、前記
距lsQが4μm以下であれば、ツェナーダイオードの
ブレイクダウン電圧を一15Vに保つことができる。す
なわち、空乏領域11uと14がピンチオフになること
がない、なお、第3図はツェナーダイオードの耐圧特性
を示したグラフであり、横軸は前記距離Q、縦軸はツェ
ナーダイオードの耐圧を示している。 本発明者の実験は、ぎ型半導体領域10の不純物濃度が
、10”ato■S/−程度、p−型半導体領域9の不
純物濃度が10”ato園s/al程度。 p−一型ウエル領域2の不純物濃度が5×101sat
oi+s/−程度でなされている。また。 n9型半導体領域lOに印加する電圧は、電源電圧Vc
c例えば5■程度であり、p−一型ウエル領域2に印加
される負の高電圧−VPPが一10V程度である。また
、げ型半導体領域lOの接合深さは0.4μm程度であ
り、ウェル領域2の接合深さは4.5μm程度である。 ここで、重要なことは、空乏領域fluの延びが距離Q
だけでなく、n゛型半導体領域10、p−一型ウエル領
域2の不純物濃度に依存し、またn゛型半導体領域10
に印加する電圧及びウェル領域2に印加する電圧によっ
て変ることである。さらに、空乏領域11uと14がピ
ンチオフになるかならないかは、n゛型半導体領域10
の接合深さ及びウェル領域2の接合深さに依存する。 したがって、前記距離Qは、4μmに限定されるもので
はなく1重要なことは、前記諸々の条件を考慮した上で
、空乏領域11uと14がビンチオフにならないように
設定することである。 以上の説明のように、ツェナーダイオードを構成するた
めのn″″型半導体領域10の緑からp−型半導体領域
9の縁までの距離0を小さくしていることにより、ぎ型
半導体領域10からウェル領域2へ延びる空乏領域11
uの延びが小さくなるので。 ツェナー電流1zの通路である空乏領域fluと14の
間がピンチオフになることがなく、シたがってツェナー
ダイオードの特性を向上することができる。 これにより、ブートストラップ回路によって形成される
負の高電圧−VPPの安定化を良好に行うことができる
ので、メモリセルの書込み及び消去の信頼性を向Hする
ことができる。 以上1本発明を実施例にもとすき具体的に説明したが1
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。 [発明の効果〕 本願によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 すなわち、ツェナー電流が流れる通路(チャネル)がピ
ンチオフになることがないので、ツェナータイオードの
特性を向上することができる。
検討の結果1次の問題点を見出した。 前記ツェナーダイオードのn1型半導体領域の周辺部分
では、その下にp−型半導体領域が設けられていない、
このため、前記n4型半導体領域に−Vppを印加した
とき、ぎ型半導体領域からp−−型ウェル領域へ空乏領
域が大きく延びる。この空乏領域が、p″″−型ウェル
領域とn−一型半導体基板との間に形成される空乏領域
に接する(ピンチオフ)と、ダイオードのツェナー特性
が変化してしまう、すなわち、−Vppft圧の安定化
を図ることができない。 本発明の目的は、半導体集積回路装置の信頼性を向上す
ることにある。 本発明の他の目的は、ダイオードの特性を向上すること
にある。 本発明の前記ならびにその他の目的と新規な特徴は1本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔問題点を解決するための手段〕 本願において開示される発明のうち1代表的なものの概
要を簡単に説明すれば、下記のとおりである。 すなわち、ツェナーダイオードを構成する第1半導体領
域及びこの下の第2半導体領域において。 前記第2半導体領域を第1半導体領域より小さくして第
2半導体領域の縁の部分を第1半導体領域の縁の部分か
ら離す、また、前記第1半導体領域の縁の部分から第2
半導体領域の緑までの間の距はを小さくする。 〔作用〕 上記した手段によれば、第2半導体領域がチャネルスト
ッパ領域と重なることがないので、ツェナーダイオード
の耐圧が劣化することがなく、また第1半導体領域から
ウェル領域へ延びる空乏領域の延びが小さくなるので、
その空乏領域と、ウェル領域と半導体基板の間に形成さ
れる空乏領域とが接することがなくなり、特性の向上を
図ることができる。 以下1本発明を実施例とともに説明する。 【実施例〕 第1図は、本実施例におけるツェナーダイオードの平面
図であり、第2図は、第1図のA−A切断線における断
面図である。なお、第1図は、ツェナーダイオードの構
成を見易くするために、フィールド絶縁膜以外の絶縁膜
を図示していない。 第1図及び第2図において、1はn−一型単結晶シリコ
ンからなる半導体基板であり、2は半導体基板1の主面
部に設けられたp−一型ウエル領域である。半導体基板
1及びウェル領域2の表面の所定部分には、それらの表
面の酸化による酸化シリコン膜からなるフィールド絶縁
膜3が設けである。ウェル領域2におけるフィールド絶
縁v3の下にはp型チャネルストッパ領域4を設けてい
る。 この実施例のツェナーダイオードは、ウェル領域2の表
面に形成したn゛型半導体領域10と、これの下に形成
したp−型半導体領域9からなっている。r11型半導
体領域10の縁の部分は、リング状のフィールド絶nt
[3uによって規定しである。 p−型半導体領域9は、その縁の部分がP型チャネルス
トッパ領域4と重ならないように、n7型半導体領域1
0より小さく形成しである。前記フィールド絶縁膜3u
の外周部におけるウェル領域2の表面にp゛型半導体領
域5を形成しである。ウェル領域2の表面上を薄い酸化
シリコン膜12と1例えばCVDによる酸化シリコン膜
とリンシリケートガラス(P S G)膜とで構成した
層間絶縁膜13が覆っている。 ぎ型半導体領域10にアルミニウム膜からなる配線8が
、絶縁11113及び薄い酸化シリコン膜12を選択的
に除去してなる接続孔6を通して接続している。一方、
ウェル領域2の表面に形成したp00型半導領域5に接
続孔6を通してアルミニウム膜からなる配線7が接続し
ている。 ぎ型半導体領域10には、配a8を通して電源電位Vc
c例えば5■が印加される。ウェル領域2には、配線7
及びp33型半導領域5を通して、ブートストラップ回
路(図示せず)で発生される負の高電圧−Vpp(例え
ば−10V)が印加される。したがって、t14型半導
体領域10とP−型半導体領域9とからなるツェナーダ
イオードには一15Vが印加される。ツェナーダイオー
ドの耐圧は一15Vに設定しであるため、ウェル領域2
に印加される電圧すなわちブートストラップ回路で発生
される電圧が、−10vより高い負の高電圧になるとブ
レイクダウンを起し、ツェナー電流lZが流れる。 前記に型半導体領域10とP−型半導体領域9の間は逆
バイアスになっているため、そらの間には空乏領域11
vを生じる。同様に、 rlI型半導体領域10とp−
一型ウエル領域2の間に空乏領域11uを生じるが、ウ
ェル領域2の不純物濃度がp−型半導体領域9のそれよ
り低いため空乏領域11Uはウェル領域2内に深く延び
る。一方、ウェル領域2と半導体基板1の間は逆バイア
スになっているため、それらの間に空乏領域14を生じ
る。 空乏領域11uと空乏領域14の間は、ツェナー電流1
zのチャネルとなっている。 このチャネルがピンチオフ状態になるのを防止するため
、この実施例では、n0型半導体領域10の縁の部分と
、p−型半導体領域9の縁の部分の間の距離Ωを4μm
程度に小さくしている。 本発明者の実験によれば、第3図に示したように、前記
距lsQが4μm以下であれば、ツェナーダイオードの
ブレイクダウン電圧を一15Vに保つことができる。す
なわち、空乏領域11uと14がピンチオフになること
がない、なお、第3図はツェナーダイオードの耐圧特性
を示したグラフであり、横軸は前記距離Q、縦軸はツェ
ナーダイオードの耐圧を示している。 本発明者の実験は、ぎ型半導体領域10の不純物濃度が
、10”ato■S/−程度、p−型半導体領域9の不
純物濃度が10”ato園s/al程度。 p−一型ウエル領域2の不純物濃度が5×101sat
oi+s/−程度でなされている。また。 n9型半導体領域lOに印加する電圧は、電源電圧Vc
c例えば5■程度であり、p−一型ウエル領域2に印加
される負の高電圧−VPPが一10V程度である。また
、げ型半導体領域lOの接合深さは0.4μm程度であ
り、ウェル領域2の接合深さは4.5μm程度である。 ここで、重要なことは、空乏領域fluの延びが距離Q
だけでなく、n゛型半導体領域10、p−一型ウエル領
域2の不純物濃度に依存し、またn゛型半導体領域10
に印加する電圧及びウェル領域2に印加する電圧によっ
て変ることである。さらに、空乏領域11uと14がピ
ンチオフになるかならないかは、n゛型半導体領域10
の接合深さ及びウェル領域2の接合深さに依存する。 したがって、前記距離Qは、4μmに限定されるもので
はなく1重要なことは、前記諸々の条件を考慮した上で
、空乏領域11uと14がビンチオフにならないように
設定することである。 以上の説明のように、ツェナーダイオードを構成するた
めのn″″型半導体領域10の緑からp−型半導体領域
9の縁までの距離0を小さくしていることにより、ぎ型
半導体領域10からウェル領域2へ延びる空乏領域11
uの延びが小さくなるので。 ツェナー電流1zの通路である空乏領域fluと14の
間がピンチオフになることがなく、シたがってツェナー
ダイオードの特性を向上することができる。 これにより、ブートストラップ回路によって形成される
負の高電圧−VPPの安定化を良好に行うことができる
ので、メモリセルの書込み及び消去の信頼性を向Hする
ことができる。 以上1本発明を実施例にもとすき具体的に説明したが1
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。 [発明の効果〕 本願によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 すなわち、ツェナー電流が流れる通路(チャネル)がピ
ンチオフになることがないので、ツェナータイオードの
特性を向上することができる。
第1図は、本発明の一実施例のツェナーダイオードの平
面図。 第2図は、第1図のA−A切断線における断面図、 第3図は、前記ツェナーダイオードの耐圧の特性を示し
たグラフである。 図中、1・・・半導体基板、2・・・ウェル領域、3・
・・フィールド絶縁膜、4・・・チャネルストッパ領域
。 5・・・半導体領域、6・・・接続孔、7,8・・・配
a(アルミニウム)、9.10・・・半導体領域(ツェ
ナーダイオード)、flu、11v、14・・・空乏領
域。 12・・・酸化シリコン膜、13・・・絶縁膜、n・・
・n3型半導体領域lOの縁の部分からp−型半導体領
域9の縁の部分までの距離。 第 1 図 第 2 図
面図。 第2図は、第1図のA−A切断線における断面図、 第3図は、前記ツェナーダイオードの耐圧の特性を示し
たグラフである。 図中、1・・・半導体基板、2・・・ウェル領域、3・
・・フィールド絶縁膜、4・・・チャネルストッパ領域
。 5・・・半導体領域、6・・・接続孔、7,8・・・配
a(アルミニウム)、9.10・・・半導体領域(ツェ
ナーダイオード)、flu、11v、14・・・空乏領
域。 12・・・酸化シリコン膜、13・・・絶縁膜、n・・
・n3型半導体領域lOの縁の部分からp−型半導体領
域9の縁の部分までの距離。 第 1 図 第 2 図
Claims (1)
- 【特許請求の範囲】 1、半導体基板のウェル領域の表面に第1導電型の第1
半導体領域を設け、この下部に第2導電型の第2半導体
領域を設けて構成したダイオードを有し、前記第2半導
体領域を第1半導体領域より小さくすることによって第
2半導体領域の縁の部分を第1半導体領域の縁の部分か
ら離し、かつそれら縁の部分の間の距離を小さくしたこ
とを特徴とする半導体集積回路装置。 2、前記第1半導体領域の縁の部分は、フィールド絶縁
膜によって規定されており、このフィールド絶縁膜の下
部には前記ダイーオードの一部である第2半導体領域と
同一導電型のチャネルストッパ領域が設けてあることを
特徴とする特許請求の範囲第1項記載の半導体集積回路
装置。 3、前記第1半導体領域の縁から第2半導体領域の縁ま
での距離は、第1半導体領域からウェル領域に延びる空
乏領域と、半導体基板とウェル領域の間に形成される空
乏領域とが接合しないように小さくしていることを特徴
とする特許請求の範囲第1項記載の半導体集積回路装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20952986A JPS6366974A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20952986A JPS6366974A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6366974A true JPS6366974A (ja) | 1988-03-25 |
Family
ID=16574298
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20952986A Pending JPS6366974A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6366974A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03107043A (ja) * | 1989-09-14 | 1991-05-07 | Don Reynolds Internatl Ltd | 壁部材結合装置 |
US6803644B2 (en) * | 2000-01-28 | 2004-10-12 | Renesas Technology Corp. | Semiconductor integrated circuit device and method of manufacturing the same |
-
1986
- 1986-09-08 JP JP20952986A patent/JPS6366974A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03107043A (ja) * | 1989-09-14 | 1991-05-07 | Don Reynolds Internatl Ltd | 壁部材結合装置 |
US6803644B2 (en) * | 2000-01-28 | 2004-10-12 | Renesas Technology Corp. | Semiconductor integrated circuit device and method of manufacturing the same |
US7064090B2 (en) | 2000-01-28 | 2006-06-20 | Hitachi, Ltd. | Method of manufacturing a semiconductor integrated circuit device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4791113B2 (ja) | 半導体装置 | |
CN1692449B (zh) | 具有可编程阈值电压的dmos器件 | |
US4893164A (en) | Complementary semiconductor device having high switching speed and latchup-free capability | |
JPH10163482A (ja) | 絶縁分離型半導体装置 | |
JPS6366974A (ja) | 半導体集積回路装置 | |
JP2690242B2 (ja) | 半導体固定記憶装置 | |
US5747829A (en) | Dielectric isolated high voltage semiconductor device | |
JP2000243978A (ja) | 高耐圧半導体装置 | |
US20190371820A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
JPS63204655A (ja) | Misトランジスタ | |
JPH0637262A (ja) | 半導体装置 | |
JP2785792B2 (ja) | 電力用半導体素子 | |
JPS59229874A (ja) | 不揮発性メモリおよびその駆動方法 | |
JP4577948B2 (ja) | オフセットゲート型電界効果トランジスタ | |
JPS59126670A (ja) | 半導体装置 | |
JPS61210668A (ja) | 半導体装置 | |
JPH1012824A (ja) | 半導体装置 | |
JPH03236281A (ja) | 電力用半導体装置 | |
JPS5858747A (ja) | Mos型半導体集積回路 | |
JPH0124938Y2 (ja) | ||
JPH0266976A (ja) | 半導体集積回路装置 | |
JPS6298777A (ja) | 電界効果半導体装置 | |
JPS6225261B2 (ja) | ||
JPS59202658A (ja) | Mos形半導体集積回路 | |
JPS59193065A (ja) | トランジスタ装置 |