JPS6366974A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6366974A JPS6366974A JP20952986A JP20952986A JPS6366974A JP S6366974 A JPS6366974 A JP S6366974A JP 20952986 A JP20952986 A JP 20952986A JP 20952986 A JP20952986 A JP 20952986A JP S6366974 A JPS6366974 A JP S6366974A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、ツェナーダイオードを備えた半導体集積回路装置に
適用して有効な技術に関するものである。 〔従来の技術〕 半導体記憶装置の−っにＥ Ｅ Ｐ ＲＯＭ （Ｅ １
−ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅａｎｄ
Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）がある。これ
のメモリセルは、ウェル領域に構成され、またＭＮＯＳ
（Ｍｅｔａｌ Ｎ１ｔｒｉｄｅＯｘｉｄｅ ｔｒ
ａｎｓｉｓｔｏｒ）構造のＭＩＳＦＥＴを用いて構成さ
れる。情報の書込みは、ゲート電極にＶｃｃ（例えば５
■）、ウェル領域に−Ｖｐｐ（例えば−１０Ｖ）を印加
することによって行う、消去は、ゲート電極に−Ｖｐｐ
（例えば−１０Ｖ）、ウェル領域にＶｃｃ（例えば５Ｖ
）を印加することによって行う、−Ｖｐｐｆｔ圧圧は、
例えばブートストラップ回路によって発生させるが、こ
れの安定化のためにブートストラップ回路とデコーダ回
路の間にツェナーダイオードを設けている。 以下は、公知とされた技術ではないが１本発明者によっ
て検討された技術であり、その概要は次のとおりである
。 前記ツェナーダイオードは、例えばｐ−一型ウエル領域
の表面にｒｌ”型半導体領域を形成し、この下部にｐ−
型半導体領域を形成して構成する。ｎ“型半導体領域の
周囲には、それを規定するフィールド絶縁膜が設けられ
、またこのフィールド絶縁膜の下にはｐチャネルストッ
パ領域が設けられる。 前記ダイオードのｐ−型半導体領域の縁の部分が。 ｐチャネルストッパ領域に重なると、その部分の不純物
濃度が高くなる。これは、ツェナーダイオードの耐圧の
低下を引起す、このため、Ｐ−型半導体領域をぎ型半導
体領域より小さくして、ｐ−型半導体領域がｐチャネル
ストッパ領域に重ならないようにする必要があった。な
お、ツェナーダイオードに関する技術は、例えば、オー
ム社発行。 「半導体ハンドブック」、昭和５６年６月３０日発行、
ｐ６９３に記載されている。
に、ツェナーダイオードを備えた半導体集積回路装置に
適用して有効な技術に関するものである。 〔従来の技術〕 半導体記憶装置の−っにＥ Ｅ Ｐ ＲＯＭ （Ｅ １
−ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅａｎｄ
Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）がある。これ
のメモリセルは、ウェル領域に構成され、またＭＮＯＳ
（Ｍｅｔａｌ Ｎ１ｔｒｉｄｅＯｘｉｄｅ ｔｒ
ａｎｓｉｓｔｏｒ）構造のＭＩＳＦＥＴを用いて構成さ
れる。情報の書込みは、ゲート電極にＶｃｃ（例えば５
■）、ウェル領域に−Ｖｐｐ（例えば−１０Ｖ）を印加
することによって行う、消去は、ゲート電極に−Ｖｐｐ
（例えば−１０Ｖ）、ウェル領域にＶｃｃ（例えば５Ｖ
）を印加することによって行う、−Ｖｐｐｆｔ圧圧は、
例えばブートストラップ回路によって発生させるが、こ
れの安定化のためにブートストラップ回路とデコーダ回
路の間にツェナーダイオードを設けている。 以下は、公知とされた技術ではないが１本発明者によっ
て検討された技術であり、その概要は次のとおりである
。 前記ツェナーダイオードは、例えばｐ−一型ウエル領域
の表面にｒｌ”型半導体領域を形成し、この下部にｐ−
型半導体領域を形成して構成する。ｎ“型半導体領域の
周囲には、それを規定するフィールド絶縁膜が設けられ
、またこのフィールド絶縁膜の下にはｐチャネルストッ
パ領域が設けられる。 前記ダイオードのｐ−型半導体領域の縁の部分が。 ｐチャネルストッパ領域に重なると、その部分の不純物
濃度が高くなる。これは、ツェナーダイオードの耐圧の
低下を引起す、このため、Ｐ−型半導体領域をぎ型半導
体領域より小さくして、ｐ−型半導体領域がｐチャネル
ストッパ領域に重ならないようにする必要があった。な
お、ツェナーダイオードに関する技術は、例えば、オー
ム社発行。 「半導体ハンドブック」、昭和５６年６月３０日発行、
ｐ６９３に記載されている。
本発明者は前記ツェナーダイオードの実験ならびにその
検討の結果１次の問題点を見出した。 前記ツェナーダイオードのｎ１型半導体領域の周辺部分
では、その下にｐ−型半導体領域が設けられていない、
このため、前記ｎ４型半導体領域に−Ｖｐｐを印加した
とき、ぎ型半導体領域からｐ−−型ウェル領域へ空乏領
域が大きく延びる。この空乏領域が、ｐ″″−型ウェル
領域とｎ−一型半導体基板との間に形成される空乏領域
に接する（ピンチオフ）と、ダイオードのツェナー特性
が変化してしまう、すなわち、−Ｖｐｐｆｔ圧の安定化
を図ることができない。 本発明の目的は、半導体集積回路装置の信頼性を向上す
ることにある。 本発明の他の目的は、ダイオードの特性を向上すること
にある。 本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔問題点を解決するための手段〕 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。 すなわち、ツェナーダイオードを構成する第１半導体領
域及びこの下の第２半導体領域において。 前記第２半導体領域を第１半導体領域より小さくして第
２半導体領域の縁の部分を第１半導体領域の縁の部分か
ら離す、また、前記第１半導体領域の縁の部分から第２
半導体領域の緑までの間の距はを小さくする。 〔作用〕 上記した手段によれば、第２半導体領域がチャネルスト
ッパ領域と重なることがないので、ツェナーダイオード
の耐圧が劣化することがなく、また第１半導体領域から
ウェル領域へ延びる空乏領域の延びが小さくなるので、
その空乏領域と、ウェル領域と半導体基板の間に形成さ
れる空乏領域とが接することがなくなり、特性の向上を
図ることができる。 以下１本発明を実施例とともに説明する。 【実施例〕 第１図は、本実施例におけるツェナーダイオードの平面
図であり、第２図は、第１図のＡ−Ａ切断線における断
面図である。なお、第１図は、ツェナーダイオードの構
成を見易くするために、フィールド絶縁膜以外の絶縁膜
を図示していない。 第１図及び第２図において、１はｎ−一型単結晶シリコ
ンからなる半導体基板であり、２は半導体基板１の主面
部に設けられたｐ−一型ウエル領域である。半導体基板
１及びウェル領域２の表面の所定部分には、それらの表
面の酸化による酸化シリコン膜からなるフィールド絶縁
膜３が設けである。ウェル領域２におけるフィールド絶
縁ｖ３の下にはｐ型チャネルストッパ領域４を設けてい
る。 この実施例のツェナーダイオードは、ウェル領域２の表
面に形成したｎ゛型半導体領域１０と、これの下に形成
したｐ−型半導体領域９からなっている。ｒ１１型半導
体領域１０の縁の部分は、リング状のフィールド絶ｎｔ
［３ｕによって規定しである。 ｐ−型半導体領域９は、その縁の部分がＰ型チャネルス
トッパ領域４と重ならないように、ｎ７型半導体領域１
０より小さく形成しである。前記フィールド絶縁膜３ｕ
の外周部におけるウェル領域２の表面にｐ゛型半導体領
域５を形成しである。ウェル領域２の表面上を薄い酸化
シリコン膜１２と１例えばＣＶＤによる酸化シリコン膜
とリンシリケートガラス（Ｐ Ｓ Ｇ）膜とで構成した
層間絶縁膜１３が覆っている。 ぎ型半導体領域１０にアルミニウム膜からなる配線８が
、絶縁１１１１３及び薄い酸化シリコン膜１２を選択的
に除去してなる接続孔６を通して接続している。一方、
ウェル領域２の表面に形成したｐ００型半導領域５に接
続孔６を通してアルミニウム膜からなる配線７が接続し
ている。 ぎ型半導体領域１０には、配ａ８を通して電源電位Ｖｃ
ｃ例えば５■が印加される。ウェル領域２には、配線７
及びｐ３３型半導領域５を通して、ブートストラップ回
路（図示せず）で発生される負の高電圧−Ｖｐｐ（例え
ば−１０Ｖ）が印加される。したがって、ｔ１４型半導
体領域１０とＰ−型半導体領域９とからなるツェナーダ
イオードには一１５Ｖが印加される。ツェナーダイオー
ドの耐圧は一１５Ｖに設定しであるため、ウェル領域２
に印加される電圧すなわちブートストラップ回路で発生
される電圧が、−１０ｖより高い負の高電圧になるとブ
レイクダウンを起し、ツェナー電流ｌＺが流れる。 前記に型半導体領域１０とＰ−型半導体領域９の間は逆
バイアスになっているため、そらの間には空乏領域１１
ｖを生じる。同様に、 ｒｌＩ型半導体領域１０とｐ−
一型ウエル領域２の間に空乏領域１１ｕを生じるが、ウ
ェル領域２の不純物濃度がｐ−型半導体領域９のそれよ
り低いため空乏領域１１Ｕはウェル領域２内に深く延び
る。一方、ウェル領域２と半導体基板１の間は逆バイア
スになっているため、それらの間に空乏領域１４を生じ
る。 空乏領域１１ｕと空乏領域１４の間は、ツェナー電流１
ｚのチャネルとなっている。 このチャネルがピンチオフ状態になるのを防止するため
、この実施例では、ｎ０型半導体領域１０の縁の部分と
、ｐ−型半導体領域９の縁の部分の間の距離Ωを４μｍ
程度に小さくしている。 本発明者の実験によれば、第３図に示したように、前記
距ｌｓＱが４μｍ以下であれば、ツェナーダイオードの
ブレイクダウン電圧を一１５Ｖに保つことができる。す
なわち、空乏領域１１ｕと１４がピンチオフになること
がない、なお、第３図はツェナーダイオードの耐圧特性
を示したグラフであり、横軸は前記距離Ｑ、縦軸はツェ
ナーダイオードの耐圧を示している。 本発明者の実験は、ぎ型半導体領域１０の不純物濃度が
、１０”ａｔｏ■Ｓ／−程度、ｐ−型半導体領域９の不
純物濃度が１０”ａｔｏ園ｓ／ａｌ程度。 ｐ−一型ウエル領域２の不純物濃度が５×１０１ｓａｔ
ｏｉ＋ｓ／−程度でなされている。また。 ｎ９型半導体領域ｌＯに印加する電圧は、電源電圧Ｖｃ
ｃ例えば５■程度であり、ｐ−一型ウエル領域２に印加
される負の高電圧−ＶＰＰが一１０Ｖ程度である。また
、げ型半導体領域ｌＯの接合深さは０．４μｍ程度であ
り、ウェル領域２の接合深さは４．５μｍ程度である。 ここで、重要なことは、空乏領域ｆｌｕの延びが距離Ｑ
だけでなく、ｎ゛型半導体領域１０、ｐ−一型ウエル領
域２の不純物濃度に依存し、またｎ゛型半導体領域１０
に印加する電圧及びウェル領域２に印加する電圧によっ
て変ることである。さらに、空乏領域１１ｕと１４がピ
ンチオフになるかならないかは、ｎ゛型半導体領域１０
の接合深さ及びウェル領域２の接合深さに依存する。 したがって、前記距離Ｑは、４μｍに限定されるもので
はなく１重要なことは、前記諸々の条件を考慮した上で
、空乏領域１１ｕと１４がビンチオフにならないように
設定することである。 以上の説明のように、ツェナーダイオードを構成するた
めのｎ″″型半導体領域１０の緑からｐ−型半導体領域
９の縁までの距離０を小さくしていることにより、ぎ型
半導体領域１０からウェル領域２へ延びる空乏領域１１
ｕの延びが小さくなるので。 ツェナー電流１ｚの通路である空乏領域ｆｌｕと１４の
間がピンチオフになることがなく、シたがってツェナー
ダイオードの特性を向上することができる。 これにより、ブートストラップ回路によって形成される
負の高電圧−ＶＰＰの安定化を良好に行うことができる
ので、メモリセルの書込み及び消去の信頼性を向Ｈする
ことができる。 以上１本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。 ［発明の効果〕 本願によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 すなわち、ツェナー電流が流れる通路（チャネル）がピ
ンチオフになることがないので、ツェナータイオードの
特性を向上することができる。
検討の結果１次の問題点を見出した。 前記ツェナーダイオードのｎ１型半導体領域の周辺部分
では、その下にｐ−型半導体領域が設けられていない、
このため、前記ｎ４型半導体領域に−Ｖｐｐを印加した
とき、ぎ型半導体領域からｐ−−型ウェル領域へ空乏領
域が大きく延びる。この空乏領域が、ｐ″″−型ウェル
領域とｎ−一型半導体基板との間に形成される空乏領域
に接する（ピンチオフ）と、ダイオードのツェナー特性
が変化してしまう、すなわち、−Ｖｐｐｆｔ圧の安定化
を図ることができない。 本発明の目的は、半導体集積回路装置の信頼性を向上す
ることにある。 本発明の他の目的は、ダイオードの特性を向上すること
にある。 本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔問題点を解決するための手段〕 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。 すなわち、ツェナーダイオードを構成する第１半導体領
域及びこの下の第２半導体領域において。 前記第２半導体領域を第１半導体領域より小さくして第
２半導体領域の縁の部分を第１半導体領域の縁の部分か
ら離す、また、前記第１半導体領域の縁の部分から第２
半導体領域の緑までの間の距はを小さくする。 〔作用〕 上記した手段によれば、第２半導体領域がチャネルスト
ッパ領域と重なることがないので、ツェナーダイオード
の耐圧が劣化することがなく、また第１半導体領域から
ウェル領域へ延びる空乏領域の延びが小さくなるので、
その空乏領域と、ウェル領域と半導体基板の間に形成さ
れる空乏領域とが接することがなくなり、特性の向上を
図ることができる。 以下１本発明を実施例とともに説明する。 【実施例〕 第１図は、本実施例におけるツェナーダイオードの平面
図であり、第２図は、第１図のＡ−Ａ切断線における断
面図である。なお、第１図は、ツェナーダイオードの構
成を見易くするために、フィールド絶縁膜以外の絶縁膜
を図示していない。 第１図及び第２図において、１はｎ−一型単結晶シリコ
ンからなる半導体基板であり、２は半導体基板１の主面
部に設けられたｐ−一型ウエル領域である。半導体基板
１及びウェル領域２の表面の所定部分には、それらの表
面の酸化による酸化シリコン膜からなるフィールド絶縁
膜３が設けである。ウェル領域２におけるフィールド絶
縁ｖ３の下にはｐ型チャネルストッパ領域４を設けてい
る。 この実施例のツェナーダイオードは、ウェル領域２の表
面に形成したｎ゛型半導体領域１０と、これの下に形成
したｐ−型半導体領域９からなっている。ｒ１１型半導
体領域１０の縁の部分は、リング状のフィールド絶ｎｔ
［３ｕによって規定しである。 ｐ−型半導体領域９は、その縁の部分がＰ型チャネルス
トッパ領域４と重ならないように、ｎ７型半導体領域１
０より小さく形成しである。前記フィールド絶縁膜３ｕ
の外周部におけるウェル領域２の表面にｐ゛型半導体領
域５を形成しである。ウェル領域２の表面上を薄い酸化
シリコン膜１２と１例えばＣＶＤによる酸化シリコン膜
とリンシリケートガラス（Ｐ Ｓ Ｇ）膜とで構成した
層間絶縁膜１３が覆っている。 ぎ型半導体領域１０にアルミニウム膜からなる配線８が
、絶縁１１１１３及び薄い酸化シリコン膜１２を選択的
に除去してなる接続孔６を通して接続している。一方、
ウェル領域２の表面に形成したｐ００型半導領域５に接
続孔６を通してアルミニウム膜からなる配線７が接続し
ている。 ぎ型半導体領域１０には、配ａ８を通して電源電位Ｖｃ
ｃ例えば５■が印加される。ウェル領域２には、配線７
及びｐ３３型半導領域５を通して、ブートストラップ回
路（図示せず）で発生される負の高電圧−Ｖｐｐ（例え
ば−１０Ｖ）が印加される。したがって、ｔ１４型半導
体領域１０とＰ−型半導体領域９とからなるツェナーダ
イオードには一１５Ｖが印加される。ツェナーダイオー
ドの耐圧は一１５Ｖに設定しであるため、ウェル領域２
に印加される電圧すなわちブートストラップ回路で発生
される電圧が、−１０ｖより高い負の高電圧になるとブ
レイクダウンを起し、ツェナー電流ｌＺが流れる。 前記に型半導体領域１０とＰ−型半導体領域９の間は逆
バイアスになっているため、そらの間には空乏領域１１
ｖを生じる。同様に、 ｒｌＩ型半導体領域１０とｐ−
一型ウエル領域２の間に空乏領域１１ｕを生じるが、ウ
ェル領域２の不純物濃度がｐ−型半導体領域９のそれよ
り低いため空乏領域１１Ｕはウェル領域２内に深く延び
る。一方、ウェル領域２と半導体基板１の間は逆バイア
スになっているため、それらの間に空乏領域１４を生じ
る。 空乏領域１１ｕと空乏領域１４の間は、ツェナー電流１
ｚのチャネルとなっている。 このチャネルがピンチオフ状態になるのを防止するため
、この実施例では、ｎ０型半導体領域１０の縁の部分と
、ｐ−型半導体領域９の縁の部分の間の距離Ωを４μｍ
程度に小さくしている。 本発明者の実験によれば、第３図に示したように、前記
距ｌｓＱが４μｍ以下であれば、ツェナーダイオードの
ブレイクダウン電圧を一１５Ｖに保つことができる。す
なわち、空乏領域１１ｕと１４がピンチオフになること
がない、なお、第３図はツェナーダイオードの耐圧特性
を示したグラフであり、横軸は前記距離Ｑ、縦軸はツェ
ナーダイオードの耐圧を示している。 本発明者の実験は、ぎ型半導体領域１０の不純物濃度が
、１０”ａｔｏ■Ｓ／−程度、ｐ−型半導体領域９の不
純物濃度が１０”ａｔｏ園ｓ／ａｌ程度。 ｐ−一型ウエル領域２の不純物濃度が５×１０１ｓａｔ
ｏｉ＋ｓ／−程度でなされている。また。 ｎ９型半導体領域ｌＯに印加する電圧は、電源電圧Ｖｃ
ｃ例えば５■程度であり、ｐ−一型ウエル領域２に印加
される負の高電圧−ＶＰＰが一１０Ｖ程度である。また
、げ型半導体領域ｌＯの接合深さは０．４μｍ程度であ
り、ウェル領域２の接合深さは４．５μｍ程度である。 ここで、重要なことは、空乏領域ｆｌｕの延びが距離Ｑ
だけでなく、ｎ゛型半導体領域１０、ｐ−一型ウエル領
域２の不純物濃度に依存し、またｎ゛型半導体領域１０
に印加する電圧及びウェル領域２に印加する電圧によっ
て変ることである。さらに、空乏領域１１ｕと１４がピ
ンチオフになるかならないかは、ｎ゛型半導体領域１０
の接合深さ及びウェル領域２の接合深さに依存する。 したがって、前記距離Ｑは、４μｍに限定されるもので
はなく１重要なことは、前記諸々の条件を考慮した上で
、空乏領域１１ｕと１４がビンチオフにならないように
設定することである。 以上の説明のように、ツェナーダイオードを構成するた
めのｎ″″型半導体領域１０の緑からｐ−型半導体領域
９の縁までの距離０を小さくしていることにより、ぎ型
半導体領域１０からウェル領域２へ延びる空乏領域１１
ｕの延びが小さくなるので。 ツェナー電流１ｚの通路である空乏領域ｆｌｕと１４の
間がピンチオフになることがなく、シたがってツェナー
ダイオードの特性を向上することができる。 これにより、ブートストラップ回路によって形成される
負の高電圧−ＶＰＰの安定化を良好に行うことができる
ので、メモリセルの書込み及び消去の信頼性を向Ｈする
ことができる。 以上１本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。 ［発明の効果〕 本願によって開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 すなわち、ツェナー電流が流れる通路（チャネル）がピ
ンチオフになることがないので、ツェナータイオードの
特性を向上することができる。
第１図は、本発明の一実施例のツェナーダイオードの平
面図。 第２図は、第１図のＡ−Ａ切断線における断面図、 第３図は、前記ツェナーダイオードの耐圧の特性を示し
たグラフである。 図中、１・・・半導体基板、２・・・ウェル領域、３・
・・フィールド絶縁膜、４・・・チャネルストッパ領域
。 ５・・・半導体領域、６・・・接続孔、７，８・・・配
ａ（アルミニウム）、９．１０・・・半導体領域（ツェ
ナーダイオード）、ｆｌｕ、１１ｖ、１４・・・空乏領
域。 １２・・・酸化シリコン膜、１３・・・絶縁膜、ｎ・・
・ｎ３型半導体領域ｌＯの縁の部分からｐ−型半導体領
域９の縁の部分までの距離。 第 １ 図 第 ２ 図
面図。 第２図は、第１図のＡ−Ａ切断線における断面図、 第３図は、前記ツェナーダイオードの耐圧の特性を示し
たグラフである。 図中、１・・・半導体基板、２・・・ウェル領域、３・
・・フィールド絶縁膜、４・・・チャネルストッパ領域
。 ５・・・半導体領域、６・・・接続孔、７，８・・・配
ａ（アルミニウム）、９．１０・・・半導体領域（ツェ
ナーダイオード）、ｆｌｕ、１１ｖ、１４・・・空乏領
域。 １２・・・酸化シリコン膜、１３・・・絶縁膜、ｎ・・
・ｎ３型半導体領域ｌＯの縁の部分からｐ−型半導体領
域９の縁の部分までの距離。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板のウェル領域の表面に第１導電型の第１
半導体領域を設け、この下部に第２導電型の第２半導体
領域を設けて構成したダイオードを有し、前記第２半導
体領域を第１半導体領域より小さくすることによって第
２半導体領域の縁の部分を第１半導体領域の縁の部分か
ら離し、かつそれら縁の部分の間の距離を小さくしたこ
とを特徴とする半導体集積回路装置。 ２、前記第１半導体領域の縁の部分は、フィールド絶縁
膜によって規定されており、このフィールド絶縁膜の下
部には前記ダイーオードの一部である第２半導体領域と
同一導電型のチャネルストッパ領域が設けてあることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。 ３、前記第１半導体領域の縁から第２半導体領域の縁ま
での距離は、第１半導体領域からウェル領域に延びる空
乏領域と、半導体基板とウェル領域の間に形成される空
乏領域とが接合しないように小さくしていることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20952986A JPS6366974A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20952986A JPS6366974A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6366974A true JPS6366974A (ja) | 1988-03-25 |
Family
ID=16574298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20952986A Pending JPS6366974A (ja) | 1986-09-08 | 1986-09-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6366974A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03107043A (ja) * | 1989-09-14 | 1991-05-07 | Don Reynolds Internatl Ltd | 壁部材結合装置 |
| US6803644B2 (en) * | 2000-01-28 | 2004-10-12 | Renesas Technology Corp. | Semiconductor integrated circuit device and method of manufacturing the same |
-
1986
- 1986-09-08 JP JP20952986A patent/JPS6366974A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03107043A (ja) * | 1989-09-14 | 1991-05-07 | Don Reynolds Internatl Ltd | 壁部材結合装置 |
| US6803644B2 (en) * | 2000-01-28 | 2004-10-12 | Renesas Technology Corp. | Semiconductor integrated circuit device and method of manufacturing the same |
| US7064090B2 (en) | 2000-01-28 | 2006-06-20 | Hitachi, Ltd. | Method of manufacturing a semiconductor integrated circuit device |
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