JPS6364695A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6364695A JPS6364695A JP61208528A JP20852886A JPS6364695A JP S6364695 A JPS6364695 A JP S6364695A JP 61208528 A JP61208528 A JP 61208528A JP 20852886 A JP20852886 A JP 20852886A JP S6364695 A JPS6364695 A JP S6364695A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- gate
- circuit
- driving
- drive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000010586 diagram Methods 0.000 description 19
- 230000000694 effects Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
センスアンプの電源線に接続した駆動トランジスタ回路
を該センスアンプに近接配置すると共に、該駆動トラン
ジスタのゲート電位の制御回路を分離して配置し、駆動
回路に要する面積を低減し、或いはより大型の駆動トラ
ンジスタを用いることを可能とした。
を該センスアンプに近接配置すると共に、該駆動トラン
ジスタのゲート電位の制御回路を分離して配置し、駆動
回路に要する面積を低減し、或いはより大型の駆動トラ
ンジスタを用いることを可能とした。
本発明は半導体集積回路に係り、特に、センスアンプを
駆動せしめるクロ、りを発生する回路に関する。
駆動せしめるクロ、りを発生する回路に関する。
従来、ＤＲＡＭ等におけるデータの読出し時に、ビット
線対に現れた微少な差電圧を検出するために、最初プリ
アンプしある程度差電圧を増幅後に、メインアンプする
２段階の動作をセンスアンプに行なわせることがなされ
ている。
線対に現れた微少な差電圧を検出するために、最初プリ
アンプしある程度差電圧を増幅後に、メインアンプする
２段階の動作をセンスアンプに行なわせることがなされ
ている。
第３図に従来のセンスアンプの例を図示してあり、第３
図（Ａ）はその回路図、第３図ＣＢ）は動作波形図であ
る。
図（Ａ）はその回路図、第３図ＣＢ）は動作波形図であ
る。
第３図（Ａ）において、センスアンプ（ＳＡ）は、ｐ−
ｃｈＭ ＯＳ Ｆ Ｅ Ｔ （Ｑｌ、Ｑ３ ）とｎ−ｃ
ｈＭ ＯＳ ＦＥＴ （Ｑ２．ｔｌ１４ ）とで構成さ
れるフリップフロップ（Ｆ ／Ｆ ）とその電源駆動回
路（ＣＯＮＴ）を（！’！える。
ｃｈＭ ＯＳ Ｆ Ｅ Ｔ （Ｑｌ、Ｑ３ ）とｎ−ｃ
ｈＭ ＯＳ ＦＥＴ （Ｑ２．ｔｌ１４ ）とで構成さ
れるフリップフロップ（Ｆ ／Ｆ ）とその電源駆動回
路（ＣＯＮＴ）を（！’！える。
図中、Ｆ／Ｆは高位側駆動線（ｐ−ｃ ｈ（ｊｊｌｌの
グランド’）ＰＳＧと、低位側駆動線（ｎ−ｃｈ（ｊ、
ｌＩグランド）ＮＳＧとに接続しており、Ｆ／Ｆの入力
点はビット線ＢＬ、と反転ビット線ＢＬバー（ハーニ反
転信号の意味、以下同じ）とに接続している。センスア
ンプ電源駆動回路（ＣＯＮＴ）は、高位の電源電圧Ｖｃ
ｃにそのソースを接続し、ドレインを高位側電源線ＰＳ
Ｇに接続した２つのｐ−ｃｈＭ ＯＳ Ｆ Ｅ Ｔ ：
ＱｓとＱしを有する。そして、そのサイズをＱｓ＜ＱＬ
とするとともに、Ｑｓのゲートに制御信号ＰＬＥ （ブ
リ・ラッチ・イネーブル）反転信号を印加し、他方Ｑし
のゲートに制御信号ＬＥ（ラッチ・イネーブル）反転信
号を印加している。
グランド’）ＰＳＧと、低位側駆動線（ｎ−ｃｈ（ｊ、
ｌＩグランド）ＮＳＧとに接続しており、Ｆ／Ｆの入力
点はビット線ＢＬ、と反転ビット線ＢＬバー（ハーニ反
転信号の意味、以下同じ）とに接続している。センスア
ンプ電源駆動回路（ＣＯＮＴ）は、高位の電源電圧Ｖｃ
ｃにそのソースを接続し、ドレインを高位側電源線ＰＳ
Ｇに接続した２つのｐ−ｃｈＭ ＯＳ Ｆ Ｅ Ｔ ：
ＱｓとＱしを有する。そして、そのサイズをＱｓ＜ＱＬ
とするとともに、Ｑｓのゲートに制御信号ＰＬＥ （ブ
リ・ラッチ・イネーブル）反転信号を印加し、他方Ｑし
のゲートに制御信号ＬＥ（ラッチ・イネーブル）反転信
号を印加している。
さらに、低位の電源電圧Ｖｓｓにソースを接続し、ドレ
インを低位側駆動線ＮＳＣに接続し、そのゲートに制御
信号ＬＥ（ラッチ・イネーブル）を印加したｎ−ｃｈＭ
ＯＳ Ｆ Ｅ Ｔ ： Ｑｓを有する。
インを低位側駆動線ＮＳＣに接続し、そのゲートに制御
信号ＬＥ（ラッチ・イネーブル）を印加したｎ−ｃｈＭ
ＯＳ Ｆ Ｅ Ｔ ： Ｑｓを有する。
その構成において、センスアンプの動作は、メモリの読
出し動作時に、先ずＰＬＥの信号がハイレベル、ＬＥが
ローレベルになり、反転信％ＰＬＥバーがローレベルに
なり、小さなＦ Ｅ Ｔ Ｑ ｓのみ導通し、高位側駆
動線のレベルを少し持ち上げセンスアンプでビット線電
位差のプリアンプを行なう。次に、ＬＥがハイレベルに
なり、その反転信号のローレベルが大きなＦＥＴＱＬの
ゲートに印加され、高位側駆動線ｐｓｃを高位の電源電
圧ＶＣＣに近（立ち上げる。また、ＦＥＴ：Ｑｓはその
ゲート電位ＯＬＥがハイレベルになるため低インピーダ
ンスとなり、低位側駆動線ＮＳＣのレベルを引き下げる
。それにより、センスアンプによるメインアンプが行な
われる。以上の動作は第３図ＣＢ）の動作波形図が参照
される。
出し動作時に、先ずＰＬＥの信号がハイレベル、ＬＥが
ローレベルになり、反転信％ＰＬＥバーがローレベルに
なり、小さなＦ Ｅ Ｔ Ｑ ｓのみ導通し、高位側駆
動線のレベルを少し持ち上げセンスアンプでビット線電
位差のプリアンプを行なう。次に、ＬＥがハイレベルに
なり、その反転信号のローレベルが大きなＦＥＴＱＬの
ゲートに印加され、高位側駆動線ｐｓｃを高位の電源電
圧ＶＣＣに近（立ち上げる。また、ＦＥＴ：Ｑｓはその
ゲート電位ＯＬＥがハイレベルになるため低インピーダ
ンスとなり、低位側駆動線ＮＳＣのレベルを引き下げる
。それにより、センスアンプによるメインアンプが行な
われる。以上の動作は第３図ＣＢ）の動作波形図が参照
される。
ところが、センスアンプとこれを駆動する回路（ＣＯＮ
Ｔ）とは隣接配置することが必要である。
Ｔ）とは隣接配置することが必要である。
それは、センスアンプ駆動線ＰＳＧとＮＳＣとには大き
な電流が流れるために、その配線長をできるだけ短くす
ることが要求されるからである。そのために、センスア
ンプ駆動回路はセンスアンプの幅と同じピッチに収める
ことが必要である。しかし、上記センスアンプ駆動回路
にはＦＥＴを３個有しており、かなり大きな面積を占め
るため、難し炉り、駆動ＦＥＴＱｓ、ＱＬとしてあまり
大きなＦＥＴを用いることができず、センスアンプの動
作を十分高速に行なう上で障害になっていた。
な電流が流れるために、その配線長をできるだけ短くす
ることが要求されるからである。そのために、センスア
ンプ駆動回路はセンスアンプの幅と同じピッチに収める
ことが必要である。しかし、上記センスアンプ駆動回路
にはＦＥＴを３個有しており、かなり大きな面積を占め
るため、難し炉り、駆動ＦＥＴＱｓ、ＱＬとしてあまり
大きなＦＥＴを用いることができず、センスアンプの動
作を十分高速に行なう上で障害になっていた。
本発明においては、センスアンプの電源駆動トランジス
タ回路を該センスアンプに近接配面し、該駆動トランジ
スタのゲート電位の制御回路をこれと分離して配置した
ことを特徴とする半導体集積回路を提供するものである
。
タ回路を該センスアンプに近接配面し、該駆動トランジ
スタのゲート電位の制御回路をこれと分離して配置した
ことを特徴とする半導体集積回路を提供するものである
。
上記構成によれば、センスアンプに近接配置する必要が
ある駆動トランジスタを従来より１個少なくすることが
でき、回路面積の縮小が可能であり、或いはより大型の
駆動トランジスタを用いることによりセンスアンプの動
作の高速比を図ることができる。
ある駆動トランジスタを従来より１個少なくすることが
でき、回路面積の縮小が可能であり、或いはより大型の
駆動トランジスタを用いることによりセンスアンプの動
作の高速比を図ることができる。
本発明の実施例を第１図に示しており、第１図（Ａ）に
実施例の回路図を、第１図（Ｂ）に実施例の動作波形図
を示している。
実施例の回路図を、第１図（Ｂ）に実施例の動作波形図
を示している。
第１図（Ａ）において、高位側駆動線のトランジスタを
従来の２つから一つにして、ＦＥＴＱＯＩのゲートを制
御して２つのトランジスタの役回を兼ねるようにしてい
る。ここで、荏１図（Ａ）において、Ｑｏｌはｐ−ｃｈ
Ｍ ＯＳ Ｆ Ｅ Ｔであり、そのソースが高位の電源
電圧Ｖｃｃに接続し、ドレインが高位側駆動線ＰＳＧに
接続している。そして、そのゲートはゲート制御回路の
ｐ−ｃｈＭｏ Ｓ Ｆ ＥＴ ：ＱＯ３と並列のＦＥＴ
：ＱＯ４およびＱＯ５との接続点Ｏこ接続している。こ
のゲート制御回路のＦＥＴ：ＱＯ３のゲートは制御信号
ＬＥに接続し、また、ＦＥＴ：ＱＯ４のゲートは制御信
号ＬＥに、ＦＥＴ：ＱＯ５のゲートは制御信号ＰＬＥに
接続している。低位側駆動線ＮＳＣについては、先に示
した従来例と同様であり、ＦＥＴ’：ＱＯ２は第３図（
Ａ）のＱｓに相当し、そのゲートにＬＥを印加している
。
従来の２つから一つにして、ＦＥＴＱＯＩのゲートを制
御して２つのトランジスタの役回を兼ねるようにしてい
る。ここで、荏１図（Ａ）において、Ｑｏｌはｐ−ｃｈ
Ｍ ＯＳ Ｆ Ｅ Ｔであり、そのソースが高位の電源
電圧Ｖｃｃに接続し、ドレインが高位側駆動線ＰＳＧに
接続している。そして、そのゲートはゲート制御回路の
ｐ−ｃｈＭｏ Ｓ Ｆ ＥＴ ：ＱＯ３と並列のＦＥＴ
：ＱＯ４およびＱＯ５との接続点Ｏこ接続している。こ
のゲート制御回路のＦＥＴ：ＱＯ３のゲートは制御信号
ＬＥに接続し、また、ＦＥＴ：ＱＯ４のゲートは制御信
号ＬＥに、ＦＥＴ：ＱＯ５のゲートは制御信号ＰＬＥに
接続している。低位側駆動線ＮＳＣについては、先に示
した従来例と同様であり、ＦＥＴ’：ＱＯ２は第３図（
Ａ）のＱｓに相当し、そのゲートにＬＥを印加している
。
第１図（Ｂ）上記回路の動作波形図を示しており、以下
に説明する。
に説明する。
■ ｔｌでＰＬＥがハイレベルになり、ＦＥＴ：ＱＯ５
が導通する。このとき、ＬＥはローレベルだから、ｐ−
ｃｈＦ Ｅ Ｔ ： ＱＯ３は導通している。
が導通する。このとき、ＬＥはローレベルだから、ｐ−
ｃｈＦ Ｅ Ｔ ： ＱＯ３は導通している。
その結果、ＱＯ３とＱＯ５のレシオで決る成る中間レベ
ルが接続点Ｏこ出現する。
ルが接続点Ｏこ出現する。
■ 時刻ｔ２でＬＥがハイレベルになり、ｐ−ｃｈＦＥ
Ｔ：ＱＯ３が遮断し、ｎ−ｃｈＦ Ｅ Ｔ ： Ｑ ０
４が導通する。したがって接続点Ｏはローレベルになる
。
Ｔ：ＱＯ３が遮断し、ｎ−ｃｈＦ Ｅ Ｔ ： Ｑ ０
４が導通する。したがって接続点Ｏはローレベルになる
。
以上の結果、接続点（すには階段状の波形が出力する。
そして、それが、高位側駆動線ＰＳＧに接続したｐ−ｃ
ｈＦ Ｅ Ｔ ： Ｑ ０１のゲートに印加され、時刻
１．でＱＯＩのコンダクタンスを比較的小さく、時刻ｔ
２で大きく制御する。それにより、所望のセンスアンプ
の駆動線コントロールが行なわれることになる。
ｈＦ Ｅ Ｔ ： Ｑ ０１のゲートに印加され、時刻
１．でＱＯＩのコンダクタンスを比較的小さく、時刻ｔ
２で大きく制御する。それにより、所望のセンスアンプ
の駆動線コントロールが行なわれることになる。
ここで、第１１ｆｆｌ（Ａ）の回路で、直接センスアン
プの駆動線ＰＳＧ、ＮＳＣを駆動するＦＥＴのＱＯＩ、
ＱＯ２は従来と同様に大きなサイズが要求され、駆動線
ＰＳＧ、ＮＳＣを短くする関係で、センスアンプに隣接
配置する必要がある。しかし、ゲート制御回路（ＦＥＴ
のＱＯ３、ＱＯ４、Ｑ ０５）とＱＯＩ、ＱＯ２をつな
ぐ信号線の電流は十分小さいから、その長さは特に制限
ない。従って、第２図にメモリの全体的配置図を示すよ
うに、センスアンプ駆動回路のゲート制御回路ＧＣＯＮ
Ｔを駆動ＦＥＴ部（ＳＡＤ）と分離して、メモリの他の
任意の領域に配置することができる。ここで、駆動ＦＥ
Ｔ部（ＳＡＤ）は、従来よりＦＥＴが１個少なく２個で
済むため、従来と同程度のサイズのＦＥＴを用いる場合
、回路面積が小さくて済み、メモリの高簗積化に有利で
ある。或いは、従来と同程度の回路面積とした場合、そ
れだけ大きなトランジスタを用いることができ、センス
アンプの駆動能力を増大して、メモリの高速化を図るこ
とができる。 また、センスアンプ駆動回路の制御信号
が第３図（Ａ）の従来例より一つ少ない２個で済むとい
う利点もある。なお、第２図において、１．１″はセル
領域、ＳＡがセンスアンプ列、ＷＤＥＣがワードデコー
ダ、であり、駆動ＦＥＴ部（ＳＡＤ）は、ワードデコー
ダＷＤＥＣの幅とセンスアンプの幅で囲まれた面積に収
められている。
プの駆動線ＰＳＧ、ＮＳＣを駆動するＦＥＴのＱＯＩ、
ＱＯ２は従来と同様に大きなサイズが要求され、駆動線
ＰＳＧ、ＮＳＣを短くする関係で、センスアンプに隣接
配置する必要がある。しかし、ゲート制御回路（ＦＥＴ
のＱＯ３、ＱＯ４、Ｑ ０５）とＱＯＩ、ＱＯ２をつな
ぐ信号線の電流は十分小さいから、その長さは特に制限
ない。従って、第２図にメモリの全体的配置図を示すよ
うに、センスアンプ駆動回路のゲート制御回路ＧＣＯＮ
Ｔを駆動ＦＥＴ部（ＳＡＤ）と分離して、メモリの他の
任意の領域に配置することができる。ここで、駆動ＦＥ
Ｔ部（ＳＡＤ）は、従来よりＦＥＴが１個少なく２個で
済むため、従来と同程度のサイズのＦＥＴを用いる場合
、回路面積が小さくて済み、メモリの高簗積化に有利で
ある。或いは、従来と同程度の回路面積とした場合、そ
れだけ大きなトランジスタを用いることができ、センス
アンプの駆動能力を増大して、メモリの高速化を図るこ
とができる。 また、センスアンプ駆動回路の制御信号
が第３図（Ａ）の従来例より一つ少ない２個で済むとい
う利点もある。なお、第２図において、１．１″はセル
領域、ＳＡがセンスアンプ列、ＷＤＥＣがワードデコー
ダ、であり、駆動ＦＥＴ部（ＳＡＤ）は、ワードデコー
ダＷＤＥＣの幅とセンスアンプの幅で囲まれた面積に収
められている。
以上の説明は高位側駆動線ＰＳＧに接続されているｐ−
ｃｈＦ Ｅ Ｔのゲートに階段状波形を加えた場合であ
った。
ｃｈＦ Ｅ Ｔのゲートに階段状波形を加えた場合であ
った。
第４図（Ａ）、 （Ｂ）に本発明の他の実施例の回路
図および動作波形図を示している。第４図（Ａ）、（Ｂ
）に示すように、ｐ−ｃｈＦ Ｅ Ｔ ＱＯ３、ＱＯ４
を並列させ、ｎ−ｃｈＦ Ｅ Ｔ ＱＯ５との接続点へ
郊）とし、ＱＯ３とＱＯ５のゲートにＬＥバー、Ｑ０４
のゲートにＰＬＥバーを加えることで、低位側駆動線Ｎ
ＳＣに接続されているｎ−ｃｈＦ Ｅ Ｔのゲートに階
段状波形を加えることで同様な効果を実現することがで
きる。
図および動作波形図を示している。第４図（Ａ）、（Ｂ
）に示すように、ｐ−ｃｈＦ Ｅ Ｔ ＱＯ３、ＱＯ４
を並列させ、ｎ−ｃｈＦ Ｅ Ｔ ＱＯ５との接続点へ
郊）とし、ＱＯ３とＱＯ５のゲートにＬＥバー、Ｑ０４
のゲートにＰＬＥバーを加えることで、低位側駆動線Ｎ
ＳＣに接続されているｎ−ｃｈＦ Ｅ Ｔのゲートに階
段状波形を加えることで同様な効果を実現することがで
きる。
以上のように本発明によれば、センスアンプを駆動する
大きなトランジスタの数を従来より減少することができ
、それだけ回路面積を低減し高簗積化を図り、或いはト
ランジスタサイズを大きくして、センスアンプ動作の高
速化を図ることができる。また、センスアンプ駆動回路
の制御信号が２相で良いという利点もある。
大きなトランジスタの数を従来より減少することができ
、それだけ回路面積を低減し高簗積化を図り、或いはト
ランジスタサイズを大きくして、センスアンプ動作の高
速化を図ることができる。また、センスアンプ駆動回路
の制御信号が２相で良いという利点もある。
第１図（Ａ）は本発明の実施例の回路図、第１図（Ｂ）
は本発明の実施例の動作波形図、第２図は本発明の実施
例のメモリの全体的配置図、第３図（Ａ）は従来のセン
スアンプの回路図、第３図ＣＢ）は従来のセンスアンプ
の動作波形図、第４図（Ａ）は本発明の他の実施例の回
路図、第４図（Ｂ）は本発明の他の実施例の動作波形図
である。 ５Ａ−−センスアンプ ＰＳＧ−−一高位側駆動線 Ｎ５Ｃ−一低位側駆動線 Ｓ Ａ Ｄ−一−センスアンプ駆動ＦＥＴＧ ＣＯＮ
Ｔ−−−ゲート制御回路 ＰＬＥ−制御信号（ブリ・ラッチ・イネーブル信号） Ｌ Ｅ −制御信号（ラッチ・イネーブル信号）特許出
願人 冨士通株式会社（夕Ｎ′：ｈ）代理人 弁理士
玉蟲久五部（外１名）ＳＡＤ−１−ＧＣＯＮＴ しヒ （８）ｔｌｔ２ 本発明の実施例の回路図及び初１１波形図第 １
図 Ｃ０ＮＴ 全体的配置説明図 第 ２ 図 従来例の回路１２１及び紡作波形口 蔦 ３ 図
は本発明の実施例の動作波形図、第２図は本発明の実施
例のメモリの全体的配置図、第３図（Ａ）は従来のセン
スアンプの回路図、第３図ＣＢ）は従来のセンスアンプ
の動作波形図、第４図（Ａ）は本発明の他の実施例の回
路図、第４図（Ｂ）は本発明の他の実施例の動作波形図
である。 ５Ａ−−センスアンプ ＰＳＧ−−一高位側駆動線 Ｎ５Ｃ−一低位側駆動線 Ｓ Ａ Ｄ−一−センスアンプ駆動ＦＥＴＧ ＣＯＮ
Ｔ−−−ゲート制御回路 ＰＬＥ−制御信号（ブリ・ラッチ・イネーブル信号） Ｌ Ｅ −制御信号（ラッチ・イネーブル信号）特許出
願人 冨士通株式会社（夕Ｎ′：ｈ）代理人 弁理士
玉蟲久五部（外１名）ＳＡＤ−１−ＧＣＯＮＴ しヒ （８）ｔｌｔ２ 本発明の実施例の回路図及び初１１波形図第 １
図 Ｃ０ＮＴ 全体的配置説明図 第 ２ 図 従来例の回路１２１及び紡作波形口 蔦 ３ 図
Claims (1)
- センスアンプの電源線の駆動トランジスタを該センスア
ンプに近接配置し、該駆動トランジスタのゲート電位の
制御回路を該駆動トランジスタと分離して配置したこと
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208528A JPS6364695A (ja) | 1986-09-04 | 1986-09-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208528A JPS6364695A (ja) | 1986-09-04 | 1986-09-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6364695A true JPS6364695A (ja) | 1988-03-23 |
Family
ID=16557679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61208528A Pending JPS6364695A (ja) | 1986-09-04 | 1986-09-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6364695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5419936A (en) * | 1977-07-11 | 1979-02-15 | Toyo Ink Mfg Co Ltd | Preparation of intermediate for pigment |
| JPS5429936A (en) * | 1977-08-10 | 1979-03-06 | Hitachi Ltd | Pre-amplifier |
| JPS5570990A (en) * | 1978-11-22 | 1980-05-28 | Fujitsu Ltd | Sense amplifier circuit |
| JPS595490A (ja) * | 1982-07-01 | 1984-01-12 | Mitsubishi Electric Corp | 半導体メモリ |
| JPS5948889A (ja) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | Ｍｏｓ記憶装置 |
-
1986
- 1986-09-04 JP JP61208528A patent/JPS6364695A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5419936A (en) * | 1977-07-11 | 1979-02-15 | Toyo Ink Mfg Co Ltd | Preparation of intermediate for pigment |
| JPS5429936A (en) * | 1977-08-10 | 1979-03-06 | Hitachi Ltd | Pre-amplifier |
| JPS5570990A (en) * | 1978-11-22 | 1980-05-28 | Fujitsu Ltd | Sense amplifier circuit |
| JPS595490A (ja) * | 1982-07-01 | 1984-01-12 | Mitsubishi Electric Corp | 半導体メモリ |
| JPS5948889A (ja) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | Ｍｏｓ記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5329186A (en) | CMOS bootstrapped output driver method and circuit | |
| KR940012398A (ko) | 집적회로 메모리용 감지 증폭기, 집적회로 메모리 및 집적회로 메모리 감지 증폭기 작동 방법 | |
| JPH088304B2 (ja) | 半導体集積回路装置及びその設計方法 | |
| KR930001226A (ko) | 고속 센싱 동작을 수행하는 센스 앰프 | |
| KR880004478A (ko) | 반도체 기억장치 | |
| KR930018582A (ko) | 반도체 메모리장치의 비트라인 분리클럭 저너레이터 | |
| US5260908A (en) | Multiport memory device | |
| US5506522A (en) | Data input/output line sensing circuit of a semiconductor integrated circuit | |
| EP1170749B1 (en) | Semiconductor device | |
| JPS61265794A (ja) | 半導体記憶装置のデコ−ダ回路 | |
| US5315545A (en) | High-voltage five-transistor static random access memory cell | |
| JPH076588A (ja) | ランダムアクセスメモリ | |
| US4555778A (en) | Semiconductor memory device | |
| JPS6364695A (ja) | 半導体集積回路 | |
| KR100207536B1 (ko) | 데이터 마스킹 기능을 갖는 반도체 메모리장치 | |
| KR960012725A (ko) | 반도체 메모리 장치의 출력 버퍼 회로용 제어 회로 | |
| KR100282761B1 (ko) | I/o 클램프 회로를 구비한 반도체 메모리 장치 | |
| JPS6299981A (ja) | スタテイツクｒａｍ | |
| KR0155924B1 (ko) | 버스드라이버 수를 절감한 버스드라이브 회로 | |
| KR930005779Y1 (ko) | 반도체 기억소자 | |
| JPS61161826A (ja) | 相補型ｍｉｓｆｅｔを用いたラツチ回路 | |
| SU1142861A1 (ru) | Полупроводниковое запоминающее устройство | |
| SU871656A1 (ru) | Запоминающий элемент | |
| SU1376117A1 (ru) | Усилитель считывани на КМДП транзисторах | |
| JPH03192595A (ja) | メモリセルとメモリ集積回路 |