JPS6364695A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6364695A JPS6364695A JP61208528A JP20852886A JPS6364695A JP S6364695 A JPS6364695 A JP S6364695A JP 61208528 A JP61208528 A JP 61208528A JP 20852886 A JP20852886 A JP 20852886A JP S6364695 A JPS6364695 A JP S6364695A
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- Japan
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- sense amplifier
- gate
- circuit
- driving
- drive
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000010586 diagram Methods 0.000 description 19
- 230000000694 effects Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
センスアンプの電源線に接続した駆動トランジスタ回路
を該センスアンプに近接配置すると共に、該駆動トラン
ジスタのゲート電位の制御回路を分離して配置し、駆動
回路に要する面積を低減し、或いはより大型の駆動トラ
ンジスタを用いることを可能とした。
を該センスアンプに近接配置すると共に、該駆動トラン
ジスタのゲート電位の制御回路を分離して配置し、駆動
回路に要する面積を低減し、或いはより大型の駆動トラ
ンジスタを用いることを可能とした。
本発明は半導体集積回路に係り、特に、センスアンプを
駆動せしめるクロ、りを発生する回路に関する。
駆動せしめるクロ、りを発生する回路に関する。
従来、DRAM等におけるデータの読出し時に、ビット
線対に現れた微少な差電圧を検出するために、最初プリ
アンプしある程度差電圧を増幅後に、メインアンプする
2段階の動作をセンスアンプに行なわせることがなされ
ている。
線対に現れた微少な差電圧を検出するために、最初プリ
アンプしある程度差電圧を増幅後に、メインアンプする
2段階の動作をセンスアンプに行なわせることがなされ
ている。
第3図に従来のセンスアンプの例を図示してあり、第3
図(A)はその回路図、第3図CB)は動作波形図であ
る。
図(A)はその回路図、第3図CB)は動作波形図であ
る。
第3図(A)において、センスアンプ(SA)は、p−
chM OS F E T (Ql、Q3 )とn−c
hM OS FET (Q2.tl14 )とで構成さ
れるフリップフロップ(F /F )とその電源駆動回
路(CONT)を(!’!える。
chM OS F E T (Ql、Q3 )とn−c
hM OS FET (Q2.tl14 )とで構成さ
れるフリップフロップ(F /F )とその電源駆動回
路(CONT)を(!’!える。
図中、F/Fは高位側駆動線(p−c h(jjllの
グランド’)PSGと、低位側駆動線(n−ch(j、
lIグランド)NSGとに接続しており、F/Fの入力
点はビット線BL、と反転ビット線BLバー(ハーニ反
転信号の意味、以下同じ)とに接続している。センスア
ンプ電源駆動回路(CONT)は、高位の電源電圧Vc
cにそのソースを接続し、ドレインを高位側電源線PS
Gに接続した2つのp−chM OS F E T :
QsとQしを有する。そして、そのサイズをQs<QL
とするとともに、Qsのゲートに制御信号PLE (ブ
リ・ラッチ・イネーブル)反転信号を印加し、他方Qし
のゲートに制御信号LE(ラッチ・イネーブル)反転信
号を印加している。
グランド’)PSGと、低位側駆動線(n−ch(j、
lIグランド)NSGとに接続しており、F/Fの入力
点はビット線BL、と反転ビット線BLバー(ハーニ反
転信号の意味、以下同じ)とに接続している。センスア
ンプ電源駆動回路(CONT)は、高位の電源電圧Vc
cにそのソースを接続し、ドレインを高位側電源線PS
Gに接続した2つのp−chM OS F E T :
QsとQしを有する。そして、そのサイズをQs<QL
とするとともに、Qsのゲートに制御信号PLE (ブ
リ・ラッチ・イネーブル)反転信号を印加し、他方Qし
のゲートに制御信号LE(ラッチ・イネーブル)反転信
号を印加している。
さらに、低位の電源電圧Vssにソースを接続し、ドレ
インを低位側駆動線NSCに接続し、そのゲートに制御
信号LE(ラッチ・イネーブル)を印加したn−chM
OS F E T : Qsを有する。
インを低位側駆動線NSCに接続し、そのゲートに制御
信号LE(ラッチ・イネーブル)を印加したn−chM
OS F E T : Qsを有する。
その構成において、センスアンプの動作は、メモリの読
出し動作時に、先ずPLEの信号がハイレベル、LEが
ローレベルになり、反転信%PLEバーがローレベルに
なり、小さなF E T Q sのみ導通し、高位側駆
動線のレベルを少し持ち上げセンスアンプでビット線電
位差のプリアンプを行なう。次に、LEがハイレベルに
なり、その反転信号のローレベルが大きなFETQLの
ゲートに印加され、高位側駆動線pscを高位の電源電
圧VCCに近(立ち上げる。また、FET:Qsはその
ゲート電位OLEがハイレベルになるため低インピーダ
ンスとなり、低位側駆動線NSCのレベルを引き下げる
。それにより、センスアンプによるメインアンプが行な
われる。以上の動作は第3図CB)の動作波形図が参照
される。
出し動作時に、先ずPLEの信号がハイレベル、LEが
ローレベルになり、反転信%PLEバーがローレベルに
なり、小さなF E T Q sのみ導通し、高位側駆
動線のレベルを少し持ち上げセンスアンプでビット線電
位差のプリアンプを行なう。次に、LEがハイレベルに
なり、その反転信号のローレベルが大きなFETQLの
ゲートに印加され、高位側駆動線pscを高位の電源電
圧VCCに近(立ち上げる。また、FET:Qsはその
ゲート電位OLEがハイレベルになるため低インピーダ
ンスとなり、低位側駆動線NSCのレベルを引き下げる
。それにより、センスアンプによるメインアンプが行な
われる。以上の動作は第3図CB)の動作波形図が参照
される。
ところが、センスアンプとこれを駆動する回路(CON
T)とは隣接配置することが必要である。
T)とは隣接配置することが必要である。
それは、センスアンプ駆動線PSGとNSCとには大き
な電流が流れるために、その配線長をできるだけ短くす
ることが要求されるからである。そのために、センスア
ンプ駆動回路はセンスアンプの幅と同じピッチに収める
ことが必要である。しかし、上記センスアンプ駆動回路
にはFETを3個有しており、かなり大きな面積を占め
るため、難し炉り、駆動FETQs、QLとしてあまり
大きなFETを用いることができず、センスアンプの動
作を十分高速に行なう上で障害になっていた。
な電流が流れるために、その配線長をできるだけ短くす
ることが要求されるからである。そのために、センスア
ンプ駆動回路はセンスアンプの幅と同じピッチに収める
ことが必要である。しかし、上記センスアンプ駆動回路
にはFETを3個有しており、かなり大きな面積を占め
るため、難し炉り、駆動FETQs、QLとしてあまり
大きなFETを用いることができず、センスアンプの動
作を十分高速に行なう上で障害になっていた。
本発明においては、センスアンプの電源駆動トランジス
タ回路を該センスアンプに近接配面し、該駆動トランジ
スタのゲート電位の制御回路をこれと分離して配置した
ことを特徴とする半導体集積回路を提供するものである
。
タ回路を該センスアンプに近接配面し、該駆動トランジ
スタのゲート電位の制御回路をこれと分離して配置した
ことを特徴とする半導体集積回路を提供するものである
。
上記構成によれば、センスアンプに近接配置する必要が
ある駆動トランジスタを従来より1個少なくすることが
でき、回路面積の縮小が可能であり、或いはより大型の
駆動トランジスタを用いることによりセンスアンプの動
作の高速比を図ることができる。
ある駆動トランジスタを従来より1個少なくすることが
でき、回路面積の縮小が可能であり、或いはより大型の
駆動トランジスタを用いることによりセンスアンプの動
作の高速比を図ることができる。
本発明の実施例を第1図に示しており、第1図(A)に
実施例の回路図を、第1図(B)に実施例の動作波形図
を示している。
実施例の回路図を、第1図(B)に実施例の動作波形図
を示している。
第1図(A)において、高位側駆動線のトランジスタを
従来の2つから一つにして、FETQOIのゲートを制
御して2つのトランジスタの役回を兼ねるようにしてい
る。ここで、荏1図(A)において、Qolはp−ch
M OS F E Tであり、そのソースが高位の電源
電圧Vccに接続し、ドレインが高位側駆動線PSGに
接続している。そして、そのゲートはゲート制御回路の
p−chMo S F ET :QO3と並列のFET
:QO4およびQO5との接続点Oこ接続している。こ
のゲート制御回路のFET:QO3のゲートは制御信号
LEに接続し、また、FET:QO4のゲートは制御信
号LEに、FET:QO5のゲートは制御信号PLEに
接続している。低位側駆動線NSCについては、先に示
した従来例と同様であり、FET’:QO2は第3図(
A)のQsに相当し、そのゲートにLEを印加している
。
従来の2つから一つにして、FETQOIのゲートを制
御して2つのトランジスタの役回を兼ねるようにしてい
る。ここで、荏1図(A)において、Qolはp−ch
M OS F E Tであり、そのソースが高位の電源
電圧Vccに接続し、ドレインが高位側駆動線PSGに
接続している。そして、そのゲートはゲート制御回路の
p−chMo S F ET :QO3と並列のFET
:QO4およびQO5との接続点Oこ接続している。こ
のゲート制御回路のFET:QO3のゲートは制御信号
LEに接続し、また、FET:QO4のゲートは制御信
号LEに、FET:QO5のゲートは制御信号PLEに
接続している。低位側駆動線NSCについては、先に示
した従来例と同様であり、FET’:QO2は第3図(
A)のQsに相当し、そのゲートにLEを印加している
。
第1図(B)上記回路の動作波形図を示しており、以下
に説明する。
に説明する。
■ tlでPLEがハイレベルになり、FET:QO5
が導通する。このとき、LEはローレベルだから、p−
chF E T : QO3は導通している。
が導通する。このとき、LEはローレベルだから、p−
chF E T : QO3は導通している。
その結果、QO3とQO5のレシオで決る成る中間レベ
ルが接続点Oこ出現する。
ルが接続点Oこ出現する。
■ 時刻t2でLEがハイレベルになり、p−chFE
T:QO3が遮断し、n−chF E T : Q 0
4が導通する。したがって接続点Oはローレベルになる
。
T:QO3が遮断し、n−chF E T : Q 0
4が導通する。したがって接続点Oはローレベルになる
。
以上の結果、接続点(すには階段状の波形が出力する。
そして、それが、高位側駆動線PSGに接続したp−c
hF E T : Q 01のゲートに印加され、時刻
1.でQOIのコンダクタンスを比較的小さく、時刻t
2で大きく制御する。それにより、所望のセンスアンプ
の駆動線コントロールが行なわれることになる。
hF E T : Q 01のゲートに印加され、時刻
1.でQOIのコンダクタンスを比較的小さく、時刻t
2で大きく制御する。それにより、所望のセンスアンプ
の駆動線コントロールが行なわれることになる。
ここで、第11ffl(A)の回路で、直接センスアン
プの駆動線PSG、NSCを駆動するFETのQOI、
QO2は従来と同様に大きなサイズが要求され、駆動線
PSG、NSCを短くする関係で、センスアンプに隣接
配置する必要がある。しかし、ゲート制御回路(FET
のQO3、QO4、Q 05)とQOI、QO2をつな
ぐ信号線の電流は十分小さいから、その長さは特に制限
ない。従って、第2図にメモリの全体的配置図を示すよ
うに、センスアンプ駆動回路のゲート制御回路GCON
Tを駆動FET部(SAD)と分離して、メモリの他の
任意の領域に配置することができる。ここで、駆動FE
T部(SAD)は、従来よりFETが1個少なく2個で
済むため、従来と同程度のサイズのFETを用いる場合
、回路面積が小さくて済み、メモリの高簗積化に有利で
ある。或いは、従来と同程度の回路面積とした場合、そ
れだけ大きなトランジスタを用いることができ、センス
アンプの駆動能力を増大して、メモリの高速化を図るこ
とができる。 また、センスアンプ駆動回路の制御信号
が第3図(A)の従来例より一つ少ない2個で済むとい
う利点もある。なお、第2図において、1.1″はセル
領域、SAがセンスアンプ列、WDECがワードデコー
ダ、であり、駆動FET部(SAD)は、ワードデコー
ダWDECの幅とセンスアンプの幅で囲まれた面積に収
められている。
プの駆動線PSG、NSCを駆動するFETのQOI、
QO2は従来と同様に大きなサイズが要求され、駆動線
PSG、NSCを短くする関係で、センスアンプに隣接
配置する必要がある。しかし、ゲート制御回路(FET
のQO3、QO4、Q 05)とQOI、QO2をつな
ぐ信号線の電流は十分小さいから、その長さは特に制限
ない。従って、第2図にメモリの全体的配置図を示すよ
うに、センスアンプ駆動回路のゲート制御回路GCON
Tを駆動FET部(SAD)と分離して、メモリの他の
任意の領域に配置することができる。ここで、駆動FE
T部(SAD)は、従来よりFETが1個少なく2個で
済むため、従来と同程度のサイズのFETを用いる場合
、回路面積が小さくて済み、メモリの高簗積化に有利で
ある。或いは、従来と同程度の回路面積とした場合、そ
れだけ大きなトランジスタを用いることができ、センス
アンプの駆動能力を増大して、メモリの高速化を図るこ
とができる。 また、センスアンプ駆動回路の制御信号
が第3図(A)の従来例より一つ少ない2個で済むとい
う利点もある。なお、第2図において、1.1″はセル
領域、SAがセンスアンプ列、WDECがワードデコー
ダ、であり、駆動FET部(SAD)は、ワードデコー
ダWDECの幅とセンスアンプの幅で囲まれた面積に収
められている。
以上の説明は高位側駆動線PSGに接続されているp−
chF E Tのゲートに階段状波形を加えた場合であ
った。
chF E Tのゲートに階段状波形を加えた場合であ
った。
第4図(A)、 (B)に本発明の他の実施例の回路
図および動作波形図を示している。第4図(A)、(B
)に示すように、p−chF E T QO3、QO4
を並列させ、n−chF E T QO5との接続点へ
郊)とし、QO3とQO5のゲートにLEバー、Q04
のゲートにPLEバーを加えることで、低位側駆動線N
SCに接続されているn−chF E Tのゲートに階
段状波形を加えることで同様な効果を実現することがで
きる。
図および動作波形図を示している。第4図(A)、(B
)に示すように、p−chF E T QO3、QO4
を並列させ、n−chF E T QO5との接続点へ
郊)とし、QO3とQO5のゲートにLEバー、Q04
のゲートにPLEバーを加えることで、低位側駆動線N
SCに接続されているn−chF E Tのゲートに階
段状波形を加えることで同様な効果を実現することがで
きる。
以上のように本発明によれば、センスアンプを駆動する
大きなトランジスタの数を従来より減少することができ
、それだけ回路面積を低減し高簗積化を図り、或いはト
ランジスタサイズを大きくして、センスアンプ動作の高
速化を図ることができる。また、センスアンプ駆動回路
の制御信号が2相で良いという利点もある。
大きなトランジスタの数を従来より減少することができ
、それだけ回路面積を低減し高簗積化を図り、或いはト
ランジスタサイズを大きくして、センスアンプ動作の高
速化を図ることができる。また、センスアンプ駆動回路
の制御信号が2相で良いという利点もある。
第1図(A)は本発明の実施例の回路図、第1図(B)
は本発明の実施例の動作波形図、第2図は本発明の実施
例のメモリの全体的配置図、第3図(A)は従来のセン
スアンプの回路図、第3図CB)は従来のセンスアンプ
の動作波形図、第4図(A)は本発明の他の実施例の回
路図、第4図(B)は本発明の他の実施例の動作波形図
である。 5A−−センスアンプ PSG−−一高位側駆動線 N5C−一低位側駆動線 S A D−一−センスアンプ駆動FETG CON
T−−−ゲート制御回路 PLE−制御信号(ブリ・ラッチ・イネーブル信号) L E −制御信号(ラッチ・イネーブル信号)特許出
願人 冨士通株式会社(夕N′:h)代理人 弁理士
玉蟲久五部(外1名)SAD−1−GCONT しヒ (8)tlt2 本発明の実施例の回路図及び初11波形図第 1
図 C0NT 全体的配置説明図 第 2 図 従来例の回路121及び紡作波形口 蔦 3 図
は本発明の実施例の動作波形図、第2図は本発明の実施
例のメモリの全体的配置図、第3図(A)は従来のセン
スアンプの回路図、第3図CB)は従来のセンスアンプ
の動作波形図、第4図(A)は本発明の他の実施例の回
路図、第4図(B)は本発明の他の実施例の動作波形図
である。 5A−−センスアンプ PSG−−一高位側駆動線 N5C−一低位側駆動線 S A D−一−センスアンプ駆動FETG CON
T−−−ゲート制御回路 PLE−制御信号(ブリ・ラッチ・イネーブル信号) L E −制御信号(ラッチ・イネーブル信号)特許出
願人 冨士通株式会社(夕N′:h)代理人 弁理士
玉蟲久五部(外1名)SAD−1−GCONT しヒ (8)tlt2 本発明の実施例の回路図及び初11波形図第 1
図 C0NT 全体的配置説明図 第 2 図 従来例の回路121及び紡作波形口 蔦 3 図
Claims (1)
- センスアンプの電源線の駆動トランジスタを該センスア
ンプに近接配置し、該駆動トランジスタのゲート電位の
制御回路を該駆動トランジスタと分離して配置したこと
を特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61208528A JPS6364695A (ja) | 1986-09-04 | 1986-09-04 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61208528A JPS6364695A (ja) | 1986-09-04 | 1986-09-04 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6364695A true JPS6364695A (ja) | 1988-03-23 |
Family
ID=16557679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61208528A Pending JPS6364695A (ja) | 1986-09-04 | 1986-09-04 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6364695A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5419936A (en) * | 1977-07-11 | 1979-02-15 | Toyo Ink Mfg Co Ltd | Preparation of intermediate for pigment |
JPS5429936A (en) * | 1977-08-10 | 1979-03-06 | Hitachi Ltd | Pre-amplifier |
JPS5570990A (en) * | 1978-11-22 | 1980-05-28 | Fujitsu Ltd | Sense amplifier circuit |
JPS595490A (ja) * | 1982-07-01 | 1984-01-12 | Mitsubishi Electric Corp | 半導体メモリ |
JPS5948889A (ja) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | Mos記憶装置 |
-
1986
- 1986-09-04 JP JP61208528A patent/JPS6364695A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5419936A (en) * | 1977-07-11 | 1979-02-15 | Toyo Ink Mfg Co Ltd | Preparation of intermediate for pigment |
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JPS5570990A (en) * | 1978-11-22 | 1980-05-28 | Fujitsu Ltd | Sense amplifier circuit |
JPS595490A (ja) * | 1982-07-01 | 1984-01-12 | Mitsubishi Electric Corp | 半導体メモリ |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
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