JPH03222199A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH03222199A JPH03222199A JP2016841A JP1684190A JPH03222199A JP H03222199 A JPH03222199 A JP H03222199A JP 2016841 A JP2016841 A JP 2016841A JP 1684190 A JP1684190 A JP 1684190A JP H03222199 A JPH03222199 A JP H03222199A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000004913 activation Effects 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特に多数ビットのデータ
を並列処理する構成の半導体メモリに関する。
を並列処理する構成の半導体メモリに関する。
従来、この種の半導体メモリは、８ビツトまでが主流で
あり、９ビツト以上の多ビツト系は、現在の所少数生産
されている場合が多い。
あり、９ビツト以上の多ビツト系は、現在の所少数生産
されている場合が多い。
半導体メモリのビット数を決定する要因としては、マイ
クロコンピュータとのビットのマツチングがあり、現在
、マイクロコンピュータの主流はすでに１６ビツトへ移
行している。よって近々半導体メモリも１６ビツト、又
は３２ビツトの多ビツト系へと移行して行くものと推測
される。
クロコンピュータとのビットのマツチングがあり、現在
、マイクロコンピュータの主流はすでに１６ビツトへ移
行している。よって近々半導体メモリも１６ビツト、又
は３２ビツトの多ビツト系へと移行して行くものと推測
される。
９ビツト以上の多ビツト系の半導体メモリは、マイクロ
コンピュータのビット数に合わせてデータの入出力端子
も製作するのが得策であり、例えば１６ビツトのマイク
ロコンピュータにはデータの入力用、出力用に各１６本
の端子が設けられている。
コンピュータのビット数に合わせてデータの入出力端子
も製作するのが得策であり、例えば１６ビツトのマイク
ロコンピュータにはデータの入力用、出力用に各１６本
の端子が設けられている。
上述した従来の半導体メモリは、マイクロコンピュータ
のビット数に合わせてデータの入出力端子の数が決定さ
れ、マイクロコンピュータの主流が８ビツトから１６ビ
ツトへ桜肉しているので、現在使用している８ビツトの
半導体メモリ用の試験装置が使用できなくなり、１６ビ
ツトの半導体メモリ用の試験装置を新たに設置しなけて
はならず、製造費用が増大するという問題点がある。
のビット数に合わせてデータの入出力端子の数が決定さ
れ、マイクロコンピュータの主流が８ビツトから１６ビ
ツトへ桜肉しているので、現在使用している８ビツトの
半導体メモリ用の試験装置が使用できなくなり、１６ビ
ツトの半導体メモリ用の試験装置を新たに設置しなけて
はならず、製造費用が増大するという問題点がある。
本発明の目的は、１６ビツト、３２ビツトであっても、
既設の８ビツトの試験装置を使用して試験することがで
き、製造費用の増大を抑えることができる半導体メモリ
を提供することにある。
既設の８ビツトの試験装置を使用して試験することがで
き、製造費用の増大を抑えることができる半導体メモリ
を提供することにある。
本発明の半導体メモリは、並列処理された複数ビットの
データをそれぞれ対応して出力するためのこのデータの
ビット数と同数の出力端子と、前記複数ビットのデータ
のうちの所定の複数ビットの排他的論理和処理を行う排
他的論理和回路と、テスト信号に応じてこの排他的論理
和回路の出力データを前記複数の出力端子のうちの所定
の出力端子へ伝達するトランスファ回路と、前記テスト
信号に応じて出力制御信号を出力するデータ出力制御回
路と、前記出力制御信号により活性化制御され前記複数
ビットのデータをそれぞれ対応する前記出力端子へ伝達
する複数の出力回路とを有している。
データをそれぞれ対応して出力するためのこのデータの
ビット数と同数の出力端子と、前記複数ビットのデータ
のうちの所定の複数ビットの排他的論理和処理を行う排
他的論理和回路と、テスト信号に応じてこの排他的論理
和回路の出力データを前記複数の出力端子のうちの所定
の出力端子へ伝達するトランスファ回路と、前記テスト
信号に応じて出力制御信号を出力するデータ出力制御回
路と、前記出力制御信号により活性化制御され前記複数
ビットのデータをそれぞれ対応する前記出力端子へ伝達
する複数の出力回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、並列処理されたｎビットのデータをそれ
ぞれ対応して出力するためのこのデータのビット数と同
数の出力端子ＴＯＩ〜Ｔｏｎと、このｎビットのデータ
の排他的論理和処理を行う排他的論理和回路１と、イン
バータ及びトランスファゲートを備え、テスト信号ＴＳ
Ｔに応じてこの排他的論理和回路１の出力データを出力
端子ＴＯＩ〜Ｔｏｎのうちの所定の出力端子ＴＯ１へ伝
達するトランスファ回路２と、テスト信号ＴＳＴに応じ
て出力制御信号ＤＯＥを出力するデータ出力制御回路３
と、それぞれデータ増幅器５１〜５ｎ及び出力バッファ
６１〜６ｎを対応して備え、出力制御信号ＤＯＥにより
活性化制御され複数ビットのデータをそれぞれ対応する
出力端子（Ｔｏ１〜Ｔｏｎ）へ伝達する複数の出力回路
４１〜４ｎとを有する構成となっている。
ぞれ対応して出力するためのこのデータのビット数と同
数の出力端子ＴＯＩ〜Ｔｏｎと、このｎビットのデータ
の排他的論理和処理を行う排他的論理和回路１と、イン
バータ及びトランスファゲートを備え、テスト信号ＴＳ
Ｔに応じてこの排他的論理和回路１の出力データを出力
端子ＴＯＩ〜Ｔｏｎのうちの所定の出力端子ＴＯ１へ伝
達するトランスファ回路２と、テスト信号ＴＳＴに応じ
て出力制御信号ＤＯＥを出力するデータ出力制御回路３
と、それぞれデータ増幅器５１〜５ｎ及び出力バッファ
６１〜６ｎを対応して備え、出力制御信号ＤＯＥにより
活性化制御され複数ビットのデータをそれぞれ対応する
出力端子（Ｔｏ１〜Ｔｏｎ）へ伝達する複数の出力回路
４１〜４ｎとを有する構成となっている。
次に、この実施例の動作について説明する。
まず、並列処理されたｎビットのデータＤＩＩ〜ＤＩｎ
は、排他的論理和回路１により処理される。
は、排他的論理和回路１により処理される。
次に、信号ＴＳＴが低レベルの場合、トランスファ回路
２はオフ状態となり、排他的論理和回路１の出力データ
を出力端子ＴＯ１へ伝達させず、また、データ出力制御
回路３は出力制御信号ＤＯＥを高レベルにして出力回路
４１〜４ｎを活性化する。よって、通常の動作状態とな
り、並列処理されたｎビットのデータＤ１１〜ＤＩｎを
、出力回路４１〜４ｎを介して出力端子ＴＯ１〜Ｔｏｎ
へ伝達する。
２はオフ状態となり、排他的論理和回路１の出力データ
を出力端子ＴＯ１へ伝達させず、また、データ出力制御
回路３は出力制御信号ＤＯＥを高レベルにして出力回路
４１〜４ｎを活性化する。よって、通常の動作状態とな
り、並列処理されたｎビットのデータＤ１１〜ＤＩｎを
、出力回路４１〜４ｎを介して出力端子ＴＯ１〜Ｔｏｎ
へ伝達する。
次に、テスト信号ＴＳＴが高レベルの場合、トランスフ
ァ回路２はオン状態となり、排他的論理和回路１の出力
データを出力端子ＴＯＩへ伝達する。このとき、データ
出力制御回路３から出力される出力制御信号ＤＯＥは低
レベルとなり、出力回路４１〜４ｎは非活性状態になり
、従って出力端子ＴＯ１〜ＴＯｎへのデータＤ１１〜Ｄ
Ｉｎの伝達はカットされる。
ァ回路２はオン状態となり、排他的論理和回路１の出力
データを出力端子ＴＯＩへ伝達する。このとき、データ
出力制御回路３から出力される出力制御信号ＤＯＥは低
レベルとなり、出力回路４１〜４ｎは非活性状態になり
、従って出力端子ＴＯ１〜ＴＯｎへのデータＤ１１〜Ｄ
Ｉｎの伝達はカットされる。
従って、例えば、予めデータの各ビットを同じ論理レベ
ルとして書込んだ後読出し、この−回路を通過させて出
力端子ＴＯ１のレベルを確認することにより、この半導
体メモリの書込み、読出し動作の良否を確認することが
できる。
ルとして書込んだ後読出し、この−回路を通過させて出
力端子ＴＯ１のレベルを確認することにより、この半導
体メモリの書込み、読出し動作の良否を確認することが
できる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、並列処理されたｎビットのデータＤ１１
〜Ｄ工ｎを、ＤＩ １〜ＤＩｋ、ＤＩ （ｋ＋１）〜Ｄ
Ｉｎの２つのグループに分割し、これら２つのグループ
に対しそれぞれ排他的論理和処理を行う排他的論理和回
路ＬＡ、ＩＢを設け、これら排他的論理和回路ＩＡ、Ｉ
Ｂの出力データを出力端子ＴＯＩ、ＴＯ２へそれぞれ対
応して伝達するようにしたものである。
〜Ｄ工ｎを、ＤＩ １〜ＤＩｋ、ＤＩ （ｋ＋１）〜Ｄ
Ｉｎの２つのグループに分割し、これら２つのグループ
に対しそれぞれ排他的論理和処理を行う排他的論理和回
路ＬＡ、ＩＢを設け、これら排他的論理和回路ＩＡ、Ｉ
Ｂの出力データを出力端子ＴＯＩ、ＴＯ２へそれぞれ対
応して伝達するようにしたものである。
この実施例においては、動作不良があった場合、動作不
良があった部分の範囲を狭い範囲に限定することができ
るという利点がある。この利点は、分割するグループが
多くなるほど大きくなる。
良があった部分の範囲を狭い範囲に限定することができ
るという利点がある。この利点は、分割するグループが
多くなるほど大きくなる。
以上説明したように本発明は、並列処理された複数ビッ
トのデータの所定の複数ビットの排他的論理和処理を行
う少なくとも１つの排他的論理和回路を設け、この出力
を所定の出力端子へ伝達する構成とすることにより、こ
の出力端子のレベルにより、排他的論理和処理された複
数ビットのデータの良否を判別することができるので、
並列処理されたデータの良否を少ない出力端子により確
認することができ、従って従来使用していた８ビツト用
の試験装置を１６ビツト、３２ビツト等の多ビツト系の
半導体メモリに使用することができ、製造費用が増大す
るのを抑えることができる効果がある。
トのデータの所定の複数ビットの排他的論理和処理を行
う少なくとも１つの排他的論理和回路を設け、この出力
を所定の出力端子へ伝達する構成とすることにより、こ
の出力端子のレベルにより、排他的論理和処理された複
数ビットのデータの良否を判別することができるので、
並列処理されたデータの良否を少ない出力端子により確
認することができ、従って従来使用していた８ビツト用
の試験装置を１６ビツト、３２ビツト等の多ビツト系の
半導体メモリに使用することができ、製造費用が増大す
るのを抑えることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図である。 １、ＬＡ、１Ｂ・・・排他的論理和回路、２．２Ａ・・
・トランスファ回路、３・・・データ出力制御回路、４
１〜４ｎ・・・出力回路、５１〜５ｎ・・・データ増幅
器、６１〜６ｎ・・・出力バッファ、ＴＯＩ〜Ｔｏｎ・
・・出力端子。
施例を示す回路図である。 １、ＬＡ、１Ｂ・・・排他的論理和回路、２．２Ａ・・
・トランスファ回路、３・・・データ出力制御回路、４
１〜４ｎ・・・出力回路、５１〜５ｎ・・・データ増幅
器、６１〜６ｎ・・・出力バッファ、ＴＯＩ〜Ｔｏｎ・
・・出力端子。
Claims (1)
- 並列処理された複数ビットのデータをそれぞれ対応して
出力するためのこのデータのビット数と同数の出力端子
と、前記複数ビットのデータのうちの所定の複数ビット
の排他的論理和処理を行う排他的論理和回路と、テスト
信号に応じてこの排他的論理和回路の出力データを前記
複数の出力端子のうちの所定の出力端子へ伝達するトラ
ンスファ回路と、前記テスト信号に応じて出力制御信号
を出力するデータ出力制御回路と、前記出力制御信号に
より活性化制御され前記複数ビットのデータをそれぞれ
対応する前記出力端子へ伝達する複数の出力回路とを有
することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016841A JP2864611B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016841A JP2864611B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222199A true JPH03222199A (ja) | 1991-10-01 |
| JP2864611B2 JP2864611B2 (ja) | 1999-03-03 |
Family
ID=11927437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016841A Expired - Lifetime JP2864611B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864611B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0676598A (ja) * | 1992-08-28 | 1994-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002196047A (ja) * | 2000-12-27 | 2002-07-10 | Nec Corp | Ｂｉｓｔ回路内蔵半導体集積回路装置およびテスト方法 |
-
1990
- 1990-01-25 JP JP2016841A patent/JP2864611B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0676598A (ja) * | 1992-08-28 | 1994-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2002196047A (ja) * | 2000-12-27 | 2002-07-10 | Nec Corp | Ｂｉｓｔ回路内蔵半導体集積回路装置およびテスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2864611B2 (ja) | 1999-03-03 |
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