JPS6359073A - 位相補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術 り発明が解決しようとする問題点 Ｅ問題点を解決するための手段（第１図）Ｆ作用（第１
図） Ｇ実施例（第１図〜第１）図） Ｈ発明の効果 Ａ産業上の利用分野 本発明は位相補正回路に関し、例えばビデオ信号を切り
換えるスイッチャに適用して好適なものである。

Ｂ発明の概要 本発明は複数のメモリ回路に入力信号を構成する情報を
順次書込んで行くと同時に書込まれた情報を基準信号の
タイミングで読み出して行くことにより、人力信号の位
相を基準信号の位相に合わせるようにした位相補正回路
とおいて、書込み又は読出しするメモリ回路のアドレス
情報とその直前に読出し又は書込みしたメモリ回路のア
ドレス情報とが一致したとき、メモリ回路を所定の数だ
け飛び越して情報を書き込むことにより、メモリ回路の
数が少ない場合でも同一のメモリ回路に対して読出しと
書込みが同時に行なわれることを未然に防止することが
できる。

Ｃ従来の技術 従来ビデオ信号の切り換えに用いるスイッチャにおいて
は、ビデオ信号の垂直ブランキング期間の間でビデオ信
号を切り換えると共に、予め位相の合ったビデオ信号を
入力することによりビデオ信号を切り換えた際の再生映
像の乱れを少なくするようになされている。

このためビデオテープレコーダ（ＶＴＲ）及びビデオカ
メラ等の電子機器は所定の基準同期信号に対してビデオ
信号の水平同期信号及びサブキャリア信号の位相を所定
の値に設定する水平同期信号及びサブキャリア信号の位
相調整回路を備えている。

そして各電子機器に同一の基準信号を供給し、各電子機
器においてビデオ信号の位相調整を行うことにより、予
め位相の合ったビデオ信号を得るようになされている。

Ｄ発明が解決しようとする問題点 ところが、このように各電子機器で位相の調整を行って
も、この調整作業のばらつきや、変動等によってスイッ
チャに入力されるビデオ信号に位相差を生じるという問
題があった。

この問題を解決するためには、ＶＴＲに適用する時間軸
補正装置（ＴＢＣ）のように、入力された各ビデオ信号
を各ビデオ信号のタイミングで例えば各画像メモリに記
録すると同時に一つの基準信号のタイミングで、これを
読出すようにすれば位相の合ったビデオ信号を得ること
ができる。

しかしスイッチャにこのような時間軸補正装置を設ける
と、スイッチャの構成が全体として煩雑になってしまう
という問題があった。

この問題を解決するために、ＴＢＣが主にＶＴＲを接続
対象として、ＶＴＲのジッタによるビデオ信号の大きな
時間軸変動に対応するために容量の大きな例えば画像メ
モリを用いる必要があるのに対し、スイッチャにおいて
はこれより時間変動の小さい位相変化を補正することを
目的としていることに注目して、画像メモリに代えて数
クロック分の小容量のメモリ回路で構成される位相補正
回路をスイッチャに設ける方法が考えられる。

ところがメモリ回路の数が少ないことから例えばＶＴＲ
から大きな時間軸変動を生じたビデオ信号が入力した場
合、読出しのタイミングと書込みのタイミングが大きく
ずれ、その結果同一のメモリ回路に対する読出しと書込
みを同時に行ってしまう問題がある。

この場合、当該メモリ回路の誤動作を招き、甚しい場合
は、回路部品が破損するおそれがある。

本発明は以上の点を考慮してなされたものでビデオ信号
に大きな時間軸変動が生じても、同一のメモリ回路に対
して読出しと書込みが同時に行なわれない、メモリ回路
の数の少い簡易な構成の位相補正回路を提案しようとす
るものである。

Ｅ問題点を解決するための手段 かかる問題点を解決するため本発明においては、複数の
メモリ回路１３Ａ、１３Ｂ・・・・・・１３Ｈを所定の
順序で選択して人力信号ＶＤを構成する情報Ｄ１、Ｄ２
・・・・・・を入力信号ＶＤに基づいたタイミングで書
込んで行くと同時に、情報Ｄｉ、Ｄ２・・・・・・が書
込まれたメモリ回路１３Ａ、１３Ｂ・・・・・・１３Ｈ
を所定の順序で選択して所定の基準信号Ｒ３ＹＮＣに基
づいたタイミングで読み出して行くことにより、入力信
号ＶＤの位相を基準信号Ｒ３ＹＮＣの位相に合わせるよ
うにした位相補正回路５において、書込み又は読出しす
るために選択されたメモリ回路１３Ａ、１３Ｂ・・・・
・・１３Ｈのアドレス情報ＤＡＩ、ＤＡ２とその直前に
読出し又は書込みするために選択されたメモリ回路１３
Ａ、１３Ｂ・・・・・・１３Ｈのアドレス情報ＤＤＡ２
、ＤＤＡｌとの第１及び第２の比較情報ＤＣＩ、ＤＣ２
をメモリ回路１３Ａ、１３Ｂ・・・・・・１３Ｈの選択
を切り換えるタイミングで取り込むようになされた比較
回路部１）を具え、比較回路部１）において取り込まれ
た第１及び第２の比較情報ＤＣ１、ＤＣ２に基づいて、
書込み又は読出しするために選択されたメモリ回路１３
Ａ、１３Ｂ・・・・・・１３Ｈのアドレス情報ＤＡｉ　
ＤＡ２とその直前に読出し又は書込みするために選択さ
れたメモリ回路１３Ａ、１３Ｂ・・・・・・１３Ｈのア
ドレス情報ＤＤＡ２、ＤＤＡｌとが一致した際に、メモ
リ回路１３Ａ、１３Ｂ・・・・・・１３Ｈを所定の数だ
け飛び越して入力信号ＶＤの情報ＤＩ、Ｄ２・・・・・
・を書込むようにする。

Ｆ作用 書込み又は読出しするために選択されたメモリ回路１３
Ａ、１３Ｂ・・・・・・１３Ｈのアドレス情報ＤＡ１、
ＤＡ２と、その直前に読出し又は書込みするために選択
されたメモリ回路１３Ａ、１３Ｂ・・・・・・１３Ｈの
アドレス情報ＤＤＡ２、ＤＤＡｌとが一致するか否かを
判断することによって同一のメモリ回路１３Ａ、１３Ｂ
・・・・・・１３Ｈを同時に書込み及び読出しする直前
の段階で、同時に書込み及び読出しすることを検出する
ことができる。従つて、比較情報ＤＣＩ、ＤＣ２に基づ
いてアドレス情報ＤＡＩ、ＤＡ２がアドレス情報ＤＤＡ
Ｉ、ＤＤＡ２に一致した際に、メモリ回路１３Ａ、１３
Ｂ・・・・・・１３Ｈを所定の数だけ飛び越して書込む
ようにしたので、同一のメモリ回路１３Ａ、１３Ｂ・・
・・・・１３Ｈに対して読出しと書込みが同時に行なわ
れることを未然に防止することができ、かくしてメモリ
回路の数の少ない、全体として簡易な構成の位相補正回
路を得ることができる。

Ｇ実施例 以下図面と共に、本発明の一実施例について詳述する。

第２図において１は本発明による位相補正回路を用いた
スイッチャを示し、基準同期信号Ｒ３ＹＮＣを介して同
期結合した例えばＶＴＲ２及び３、ビデオカメラ４から
出力されるビデオ信号ＶＤＩ、ＶＤ２、ＶＤ３・・・・
・・ＶＤＮをそれぞれ位相補正回路５Ａ、５Ｂ、５Ｃ・
・・・・・５Ｘに受ける。因に、このときアナログ信号
で構成されたコンポジットビデオ信号は、アナログ／デ
ィジタル変換回路６Ａ、６Ｂ、６Ｃ・・・・・・６Ｘを
介してディジタル信号で構成されたディジタルビデオ信
号に変換された後、位相補正回路５Ａ、５Ｂ、５Ｃ・・
・・・・５Ｘに入力される。

位相補正回路５Ａ、５Ｂ、５Ｃ・・・・・・５Ｘは、基
準信号として外部から供給される基準同期信号Ｒ３ＹＮ
Ｃ及び基準同期信号Ｒ３ＹＮＣに基づいてクロック信号
発生回路７において合成された基準クロック信号ＲＣＫ
　（１クロック周期が例えば７０（ｎｓｅｃ）でなる）
を受け、基準同期信号Ｒ３ＹＮＣに位相の合ったビデオ
信号ＶＤＳ　１、ＶＤＳ　２、ＶＤＳ３・・・・・・Ｖ
ＤＳＮを切換回路８に出力する。

切換図ＮＬ８は、マトリックス方式の選択回路で構成さ
れ、ビデオ信号ＶＤＳ　Ｌ、ＶＤＳ２、ＶＤＳ３・・・
・・・ＶＤＳＮを各入力線Ｗ１．　、Ｗｌ、　、Ｗｌ、
・・・・・・ＷＩＮに受けると共に、各出力線ＷＯ，、
ＷＯオ、ＷＯ３川・・・ＷＯＭを出力回路９Ａ、９Ｂ・
・・・・・９χに接続する。

従って例えば接続をクロスポイントＸ１）からＸ２−２
に切り換えることにより、出力回路９Ｂを介して出力信
号をビデオ信号ＶＤＳ　１からＶＤＳ２に切り換えて出
力することができる。

因に、出力回路９Ａ、９Ｂ・・・・・・９Ｘは、ディジ
タル／アナログ変換回路（図示せず）を具え、必要に応
じて切換回路８を介してし得られるディジタルビデオ信
号をアナログ信号で構成されるコンポジットビデオ信号
に変換することができる。

この実施例の場合、第１図に示すように、各位相補正回
路５Ａ、５Ｂ、５Ｃ・・・・・・５ＸはＴＢＣ部１０及
び比較回路部１）で構成され、例えば８ビツトのビデオ
情報Ｄ１、Ｄ２・・・・・・の連続で構成されるディジ
タルビデオ信号ＶＤをＴＢＣ部１０に受け、基準同期信
号Ｒ３ＹＮＣに位相を合わせて出力する。

このためＴＢＣ部１０は、例えば８ビツトのフリップフ
ロップ回路で各々構成された８個のメモリ回路１３Ａ、
１３Ｂ・・・・・・１３Ｈを備え、ビデオ信号Ｄ１、Ｄ
２・・・・・・（第３図（Ａ））を当該ビデオ信号ＶＤ
の同期信号ＷＳＹＮＣに基づいて形成された書込みクロ
ック信号ＷＣＫ　（第３図（Ｂ））のタイミングで、所
定のメモリ回路１３Ａから開始して順次メモリ回路１３
Ａ〜１３Ｈに循環して記録する（第３図（Ｃ））。同時
にメモリ回路１３Ａ〜１３Ｈに記録されたビデオ情報Ｄ
１、Ｄ２・・・・・・を基準同期信号Ｒ５ＹＮＣに基づ
いて形成された基準クロック信号ＲＣＫ　（第３図（Ｄ
））のタイミングで読出して出力する（第３図（Ｅ））
。

このためＴＢＣ部１０においては、入力されたビデオ信
号ＶＤの同期信号ＷＳＹＮＣをクロック信号発生回路１
４に受け、書込みクロック信号ＷＣＫを形成する。

アドレスジェネレータ回路１４は書込みクロック信号Ｗ
ＣＫ及び同期信号ＷＳＹＮＣを受け、書込みクロック信
号ＷＣＫのタイミングで例えば同期信号ＷＳＹＮＣの立
ち下りのタイミングで出力される情報Ｄ１がメモリ回路
１３Ａに書込まれるように、メモリ回路１３Ａから開始
して順次メモリ回路１３Ａ〜１３Ｈを循環して指定する
第４図に示すようなアドレス情報ＤＡＩを出力する。

従って選択回路１５は当該アドレス情報ＤＡＩに基づい
て第５図において矢印すで示す方向にメモリ回路１３Ａ
〜１３Ｈを選択しながら書込みクロック信号ＷＣＫのタ
イミングでビデオ情報Ｄｉ、Ｄ２・・・・・・を順次記
録して行く。

これに対してアドレスジェネレータ回路１６は、基準同
期信号Ｒ３ＹＮＣ及び基準クロック信号ＲＣＫに基づい
て例えば基準同期信号Ｒ３ＹＮＣの立ち下がりのタイミ
ングで同期信号ＷＳＹＮＣの立ち下がりのタイミングの
情報Ｄ１が書込まれたメモリ回路１３Ａを選択するよう
にメモリ回路１３Ａから開始してメモリ回路１３Ａ−１
３Ｈを循環して指定する第４図に示すようなアドレス情
報ＤＡ２を出力する。

従って選択回路１７は、当該アドレス情報ＤＡ２に基づ
いて第５回において矢印ａで示す方向にメモリ回路１３
Ａ−１３Ｈを循環して選択しながら基準クロック信号Ｒ
ＣＫのタイミングでビデオ情報ＤＩ、Ｄ２・・・・・・
を読み出し、ビデオ信号ＶＤ８として出力する（第３図
（Ｅ））。

以上の構成に加えて、第１図の位相補正回路においては
、アドレス情報ＤＡＩ及びＤＡ２を比較回路部１）に受
ける。

比較回路部１）においては、書込みクロック信号Ｗ　Ｃ
Ｋに基づいて動作する３ビツトのフリップフロップ回路
で構成されたラッチ回路２１にアドレス情報ＤＡ２を受
け、書込みクロック信号ＷＣＫのタイミングで１周期遅
延したアドレス情報ＤＤＡ２を比較回路２２に出力する
。

比較回路２２は１周期遅延したアドレス情報ＤＤＡ２及
び書込み用のアドレス情報ＤＡＩとを比較し、当該アド
レス情報ＤＤＡ２及びＤＡＩとが一致したとき例えば論
理ｒＨＪに立ち上る比較情報ＤＣＩをフリップフロップ
回路２３に出力する。

すなわち第３図において、基準同期信号Ｒ３ＹＮＣに対
するビデオ信号ＶＤ（第３図（Ａ））の位相差が大きく
なって書込みクロック信号ＷＣＫの周期が小さくなると
、第６図で矢印Ｃで示すように、読出し動作を行うメモ
リ回路１３Ａ〜１３Ｈに対して書込み動作を行うメモリ
回路１３Ａ〜１３Ｈが追い着いて行くようになる。

このとき例えばアドレス情報ＤＡ２としてメモリ回路１
３Ａを指定するデータｒｏ　ＯＯＪが出力されたとき、
ラッチ回路２１からはアドレス情報ＤＤＡ２としてメモ
リ回路１３Ｈを指定するデータｒｌ　ｌ　ＩＪが書込み
クロック信号ＷＣＫのタイミングで出力される。

このとき書込み用のアドレス情報ＤＡＩとしてメモリ回
路１３Ｈを指定するデータｒｌ　ｌ　ＩＪが出力される
と、比較回路２２は比較情報ＤＣＩを論理「Ｈ」に立ち
上げる。

すなわち書込み動作が早くなって同一のメモリ回路を同
時に読出し及び書込みするようになる直前まで書込み動
作が接近すると、比較情報ＤＣＩが論理「Ｈ」に立ち上
がる。

フリップフロップ回路２３は読出し用の基準クロック信
号ＲＣＫに基づいて動作し、比較情報Ｄ１を基準クロッ
ク信号ＲＣＫのタイミングでアドレスジェネレータ回路
１５に出力する。

アドレスジェネレータ回路１５は比較情報Ｄｅｌが論理
「Ｈ」に立ち上ると、アドレス情報ＤＡ１の最上位ビッ
トを反転させて出力するようになされている。

従ってこの場合アドレス情報ＤＡＩをデータ「０００」
からデータｒｌｏＯＪにジャンプして出力し、これに伴
って第７図に示すようにメモリ回路１３Ａに書込まれる
順番のビデオ情報Ｄ１５がメモリ回路１３Ｅに飛び越し
て書き込まれる（第７図（Ａ）、（Ｂ）及び（Ｃ））。

従って入力するビデオ信号ＶＤの位相が進んで書込み動
作が早くなり同一のメモリ回路を同時に読出し及び書込
みするようなタイミングになっても、未然に同一のメモ
リ回路を同時に読出し及び書込みすることを防止するこ
とができる。

因に出力されるビデオ信号ＶＤＳとしては、飛び越した
メモリ回路１３Ａ〜１３Ｄに本来書込まれるはずのビデ
オ情報Ｄ１）〜Ｄ１３が欠落したビデオ信号ＶＤＳが得
られる（第７図（Ｄ）及び（Ｅ））。

実際には、ラッチ回路２１を読出し動作のタイミングに
接近して来る書込みクロック信号ＷＣＫで動作させ、比
較情報ＤＣ１をこれとは逆の読出し用の基準クロック信
号ＲＣＫでラッチするようにしたため、読出しするメモ
リ回路に書込みするメモリ回路が極く接近するまで比較
情報ＤＣ１は出力されない。さらに、ラッチ回路２１に
おいてはアドレス情報ＤＡ２のラッチ動作が書込みクロ
ック信号ＷＣＫに対して約５〜１０　（ｎｓｅｃ）だけ
遅延するので、さらにラッチ回路２１から出力される比
較情報ＤＣＩは、その出力が遅れることとなる。

従って同一のメモリ回路を同時に書込み及び読出しする
直前まで位相補正を行うようになるので、メモリ回路の
数に対して広い範囲で位相ずれを補正することができる
。

さらに第１図の位相補正回路においては、読出し用の基
準クロック信号ＲＣＫで動作するラッチ回路２４にアド
レス情報ＤＡＩを受け、読出し用の基準クロック信号Ｒ
ＣＫのタイミングで１周期遅延したアドレス情報ＤＤＡ
１を出力する。

比較回路２５は、アドレス情報ＤＤＡｌ及びＤＡ２との
比較情報ＤＣ２を、書込みクロック信号ＷＣＫに基づい
て動作するフリップフロップ回路２６に出力する。

従って第８図に示すように第６図の場合とは逆に位相変
動して矢印ｄで示すように書込み動作を行うメモリ回路
１３Ａ〜１３Ｈに対して読出し動作を行うメモリ回路１
３Ａ〜１３Ｈが追い着くようになると、例えばアドレス
情報ＤＡＩとしてメモリ回路１３Ｂを指定するデータｒ
ｏ０１ｊが出力されたとき、ラッチ回路２４からはアド
レス情報ＤＤＡ　１としてデータｒｏ　ＯＯＪが得られ
る。

当該アドレス情報ＤＤＡＩに対してアドレス情報ＤＡ２
がデータｒｏ　ＯＯＪになると、比較回路２５はフリッ
プフロップ回路２６を介して比較情報ＤＣ２を出力し、
書込み用のアドレス情報ＤＡ１の最上位ビットを反転さ
せる。

従って第９図に示すようにメモリ回！１３Ａ〜１３Ｈに
おいて、書き込むメモリ回路１３Ａ〜１３Ｈに読み出す
メモリ回路１３Ａ〜１３Ｈが接近して一致する直前にな
ると比較情１Ｄｃ２が論理ｒＨＪに立ち上ることにより
、書込み及び読出しするメモリ回路の接近を検出し、例
えばメモリ回路１３Ａから１３Ｄに飛び越して情報Ｄｉ
、Ｄ２・・・・・・を書込んで行くことになる（第９図
（Ａ）、（Ｂ）及び（Ｃ））。

従って入力するビデオ信号ＶＤの位相が遅れて書込み動
作が遅くなって行き、同一のメモリ回路を同時に読出し
及び書込みするようなタイミングになっても、未然に同
一のメモリ回路を同時に読出し及び書込みすることを防
止することができる。

因に飛び越した後に出力されるビデオ信号ＶＤＳとして
は、飛び越したメモリ回路１３Ａ〜１３Ｄに相当する期
間に、例えば１周期前に書込まれたビデオ情報Ｄ−５〜
Ｄ−２が挿入されて、基準クロック信号ＲＣＫに同期し
たタイミングで出力されることとなる（第７図（Ｄ）及
び（Ｅ））。

第９図の場合、第７図の場合とは逆方向にメモリ回路１
３Ａ〜１３Ｈの読出し及び書込み動作が接近し、これに
対応して第７図の場合とは逆に読出し用の基準クロック
信号ＲＣＫのタイミングでラッチ回路２４を動作させ、
書込みクロック信号ＷＣＫのタイミングでフリップフロ
ップ回路２６を動作させるようにしている。さらに第７
図の場合と同様にラッチ回路２４において、アドレス情
報ＤＡＩのラッチ動作が、読出し用の基準クロック信号
ＲＣＫに対して約５〜１０　（ｎｓｅｃ）の間遅延する
。

従って同一のメモリ回路１３Ａ〜１３Ｈを同時に読出し
及び書込みするようになる直前で書込み動作の接近を検
出することができるので、第７図の場合と同様に広い位
相補正の範囲を得ることができる。

さらに第１図の実施例の場合、ウィンド回路３０に同期
信号ＷＳＹＮＣ及び基準同期信号Ｒ３ＹＮＣを受ける。

ウィンド回路３０はカウンタを具え、第１０図に示すよ
うに基準同期信号Ｒ３ＹＮＣが立ち下る時点ｔ１から所
定時間経過して時点ｔ２で立ち上つた後、時点ｔ４で立
ち下るウィンド信号ＷＩＮＤを作成する（第１０図（Ａ
）及び（Ｂ））。書込み用の同期信号ＷＳＹＮＣの立ち
下りの時点ｔ３がウィンド信号ＷＩＮＤの立ち上り期間
ＴＩの間にあれば（第１０図（Ｃ））、表示袋Ｗ３１を
介して、操作パネル上に取り付けられたインジケータ４
０の例えば緑色の発光ダイオード４１を点灯させる。こ
れに対して、ビデオ信号ＶＤＳに位相変動が生じてウィ
ンド信号ＷＩＮＤが立ち上る時点ｔ２より前に、同期信
号ＷＳＹＮＣが立ち下った場合、緑色の発光ダイオード
４１の左側に配置されて三角形状に発光する赤色の発光
ダイオード４２を発光させる。

これとは逆にビデオ信号ＶＤＳに位相変動が生じてウィ
ンド信号ＷＩＮＤが立ち下る時点ｔ４より遅れて同期信
号ＷＳＹＮＣが立ち下った場合、緑色の発光ダイオード
４１の右側に配置されて赤色の発光ダイオード４２と逆
向で同一形状に発光する赤色の発光ダイオード４３を発
光させる。

このウィンド信号の立ち上り期間Ｔ１は、上述のメモリ
回路１３Ａ〜１３Ｈの書き込みの順番を飛び越すように
基準同期信号Ｒ３ＹＮＣに対してビデオ信号ＶＤのタイ
ミングが遅れ又は進んだ際にそれぞれ赤色の発光ダイオ
ード４２及び４３が発光するようになされ、飛び越しを
起こさない範囲で位相変動が生じている場合は緑色の発
光ダイオード４１が発光するようになされている。

従ってオペレータは、例えばＶＴＲの水平同期信号及び
サブキャリア信号の位相調整ツマミを操作して、この緑
色の発光ダイオード４１が点燈するようにスイッチャに
入力するビデオ信号ＶＤのタイミングを予め調整しさえ
すれば、ビデオ信号ＶＤの位相を基準同期信号Ｒ３ＹＮ
Ｃの位相に合わせることができる位相変動の補正可能な
範囲内にビデオ信号ＶＤの位相を設定することができる
。

以上の構成において、緑色の発光ダイオード４１が点燈
するように先ず水平同期信号及びサブキャリア信号の位
相調整を行うことにより、位相補正回路５においてビデ
オ信号ＶＤを基準同期信号Ｒ３ＹＮＣの位相を合わせる
ことのできる範囲にビデオ信号ＶＤの位相を設定するこ
とができる。

このときＶＴＲ等２．３及び４から出力されるビデオ信
号ＶＤＩ〜ＶＤＮのビデオ情報Ｄ１、Ｄ２・・・・・・
は位相補正回路５において、所定のメモリ回路１３Ａか
ら順番にメモリ回路１３Ａ−１３Ｈに書込まれて行く。

同時に、基準同期信号Ｒ３ＹＮＣのタイミングで所定の
メモリ回路１３Ａから順番にメモリ回路１３Ａ〜１３Ｈ
に書込まれたビデオ情報Ｄ１、Ｄ２・・・・・・が読み
出されて行くことにより、基準同期信号Ｒ３ＹＮＣに位
相の合ったビデオ信号ＶＤＳが切換回路８に出力される
。

さらに切換回路８において、所望のクロスポイントＸＩ
４及びＸ！−２を選択してオン操作することにより、基
準同期信号Ｒ３ＹＮＣに位相の合ったビデオ信号ＶＤＳ
　１〜ＶＤＳＮの間で出力回路９Ａ〜９Ｘに出力される
ビデオ出力が切り換り、かくして当該出力回路９Ａ〜９
Ｘを介して基準同期信号Ｒ３ＹＮＣに位相の合ったビデ
オ信号■０１〜ＶＯＮを得ることができる。

ここで例えばＶＴＲ２及び３にジッタが生じてビデオ信
号ＶＤＩ〜ＶＤＮの位相が位相補正回路５Ａ〜５Ｘの補
正可能な範囲を越えて大きくずれた場合、同一のメモリ
回路を同時に読出し及び書込みする直前で比較情報ＤＣ
１及びＤＣ２が得られ、これに基づいてメモリ回路１３
Ａ〜１３Ｈを所定の数だけ飛び越して入力信号ＶＤの情
報Ｄ１、Ｄ２・・・・・・が続出しするメモリ回路１３
Ａ〜１３Ｈとは異なるメモリ回路１３Ａ〜１３Ｈに書き
込まれる。

以上の構成によれば、同一のメモリ回路を同時に読出し
及び書込みするようになる直前でこれを検出し、読み出
すメモリ回路とは別のメモリ回路に書き込むようにした
ので、同一のメモリ回路を同時に読出し及び書込みする
のを未然に防止することができ、その結果少ないメモリ
回路を用いた簡易な構成の位相補正回路を得ることがで
きる。

従って全体として簡易な構成で、位相の合ったビデオ信
号を切換えて出力するスイッチャを得ることができる。

さらに上述の実施例においては読出し及び書込みのアド
レス情報ＤＡＩ及びＤＡ２をそれぞれ書込みクロック信
号ＷＣＫ及び読出し用の基準クロック信号ＲＣＫでラッ
チした後、比較情報ＤＣＩ及びＤＣ２をこれとは逆の基
準クロック信号ＲＣＫ及び書込みクロック信号ＷＣＫの
タイミングでフリップフロップ回路２３及び２６に取り
込むようにしたのでビデオ信号の位相のずれを補正する
範囲を広（することができる。

さらに上述の実施例においては、入力するビデオ信号の
位相が、補正可能な範囲内にあることをインジケータで
確認することができるので、予め各電子機器において行
われるビデオ信号の位相調整を従来に比して一段と簡易
に行うことができる。

さらに上述の位相補正回路においては、各メモリ回路を
フリップフロップ回路で構成したことにより、当該位相
補正回路全体を容易にＩＣ化することができ、かくする
につきスイッチャ全体として小型で簡易な構成にするこ
とができる。

なお上述の実施例においては、フリップフロップ回路で
構成された８個のメモリ回路を用いた場合について述べ
たが、メモリ回路の構成及び数はこれに限らず、広く適
用することができる。

また入力するビデオ信号を構成するビデオ情報のビット
数も８ビツトに限らず、種々のビット数のものに適用す
ることができる。

さらに上述の実施例においては、比較情報ＤＣ１及びＤ
Ｃ２が得られた際に４つのメモリ回路を飛び越すように
した場合について述べたが、飛び越す数はこれに限らず
、例えばメモリ回路全体の数に応じて種々の値に設定す
ることができる。

また、インジケータの表示に緑色及び赤色の発光ダイオ
ードを用いた場合について述べたが、表示手段はこれに
限らず種々の表示手段を広く適用することができる。

さらに上述の実施例においては、本発明による位相補正
回路をビデオ信号を切り換えるスイッチャに適用した場
合について述べたが、本発明はこさに限らず種々の信号
を切り換えて出力するスイッチャやさらにスイッチャに
限らず種々の電子機器に広く適用することができる。

Ｈ発明の効果 以上のように本発明によれば、少ないメモリ回路を用い
た場合でも、同一のメモリ回路を同時に読出し及び書込
みすることを未然に防止することができるので、−段と
簡易な構成の位相補正回路を得ることができる。

【図面の簡単な説明】

第１図は本発明による位相補正回路の一実施例を示すブ
ロック図、第２図は第１図の位相補正回路を適用したス
イッチャを示すブロック図、第３図はその動作の説明に
供するタイムチャート、第４図は第１図の位相補正回路
のメモリ回路のアドレスを示す図表、第５図及び第６図
は第１図の位相補正回路の動作の説明に供する路線図、
第７図は第１図の位相補正回路のメモリ回路の切換動作
の説明に供するタイムチャート、第８図は第１図の位相
補正回路の動作の説明に供する路線図、第９図は第１図
の位相補正回路のメモリ回路の切換動作の説明に供する
タイムチャート、第１０図は第１図の位相補正回路の動
作の説明に供するタイムチャート、第１）図はそのイン
ジケータの正面図である。 １・・・・・・スイッチャ、５．５Ａ、５Ｂ、５Ｃ，・
・・・・・５Ｘ・・・・・・位相補正回路、１）・・・
・・・比較回路部、１３Ａ、１３Ｂ、・・・・・・１３
Ｈ・・・・・・メモリ回路、２１．２４・・・・・・ラ
ッチ回路、２２．２５・・・・・・比較回路、２３．２
６・・・・・・フリップフロップ回路、３０・・・・・
・ウィンド回路。

Claims (2)

【特許請求の範囲】
1. （１）複数のメモリ回路を所定の順序で選択して入力信
   号を構成する情報を上記入力信号に基づいたタイミング
   で書き込んで行くと同時に、上記情報が書き込まれたメ
   モリ回路を所定の順序で選択して所定の基準信号に基づ
   いたタイミングで読み出して行くことにより、上記入力
   信号の位相を上記基準信号の位相に合わせるようにした
   位相補正回路において、 書込み又は読出しするために選択された上記メモリ回路
   のアドレス情報とその直前に読出し又は書込みするため
   に選択された上記メモリ回路のアドレス情報との第１及
   び第２の比較情報を上記メモリ回路の選択を切り換える
   タイミングで取り込むようになされた比較回路部を具え
   、上記比較回路部において取り込まれた第１及び第２の
   比較情報に基づいて、書込み又は読出しするために選択
   された上記メモリ回路のアドレス情報とその直前に読出
   し又は書込みするために選択された上記メモリ回路のア
   ドレス情報とが一致した際に、上記メモリ回路を所定の
   数だけ飛び越して上記入力信号の情報を書き込むように
   した、 ことを特徴とする位相補正回路。
2. （２）上記比較回路部は、上記基準信号の位相に対する
   上記入力信号の位相の遅れが、上記第１の比較情報が得
   られるタイミングから上記第２の比較情報が得られるま
   でのタイミングの期間に対応しているとき、この状態を
   表示するようにしてなる特許請求の範囲第１項に記載の
   位相補正回路。