JPS6359073A - 位相補正回路 - Google Patents
位相補正回路Info
- Publication number
- JPS6359073A JPS6359073A JP20258886A JP20258886A JPS6359073A JP S6359073 A JPS6359073 A JP S6359073A JP 20258886 A JP20258886 A JP 20258886A JP 20258886 A JP20258886 A JP 20258886A JP S6359073 A JPS6359073 A JP S6359073A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- information
- phase
- memories
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 109
- 102000012688 DDA1 Human genes 0.000 abstract 2
- 101150044395 dda1 gene Proteins 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000009191 jumping Effects 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 230000001351 cycling effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000012720 thermal barrier coating Substances 0.000 description 1
Landscapes
- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以下の順序で本発明を説明する。
A産業上の利用分野
B発明の概要
C従来の技術
り発明が解決しようとする問題点
E問題点を解決するための手段(第1図)F作用(第1
図) G実施例(第1図〜第1)図) H発明の効果 A産業上の利用分野 本発明は位相補正回路に関し、例えばビデオ信号を切り
換えるスイッチャに適用して好適なものである。
図) G実施例(第1図〜第1)図) H発明の効果 A産業上の利用分野 本発明は位相補正回路に関し、例えばビデオ信号を切り
換えるスイッチャに適用して好適なものである。
B発明の概要
本発明は複数のメモリ回路に入力信号を構成する情報を
順次書込んで行くと同時に書込まれた情報を基準信号の
タイミングで読み出して行くことにより、人力信号の位
相を基準信号の位相に合わせるようにした位相補正回路
とおいて、書込み又は読出しするメモリ回路のアドレス
情報とその直前に読出し又は書込みしたメモリ回路のア
ドレス情報とが一致したとき、メモリ回路を所定の数だ
け飛び越して情報を書き込むことにより、メモリ回路の
数が少ない場合でも同一のメモリ回路に対して読出しと
書込みが同時に行なわれることを未然に防止することが
できる。
順次書込んで行くと同時に書込まれた情報を基準信号の
タイミングで読み出して行くことにより、人力信号の位
相を基準信号の位相に合わせるようにした位相補正回路
とおいて、書込み又は読出しするメモリ回路のアドレス
情報とその直前に読出し又は書込みしたメモリ回路のア
ドレス情報とが一致したとき、メモリ回路を所定の数だ
け飛び越して情報を書き込むことにより、メモリ回路の
数が少ない場合でも同一のメモリ回路に対して読出しと
書込みが同時に行なわれることを未然に防止することが
できる。
C従来の技術
従来ビデオ信号の切り換えに用いるスイッチャにおいて
は、ビデオ信号の垂直ブランキング期間の間でビデオ信
号を切り換えると共に、予め位相の合ったビデオ信号を
入力することによりビデオ信号を切り換えた際の再生映
像の乱れを少なくするようになされている。
は、ビデオ信号の垂直ブランキング期間の間でビデオ信
号を切り換えると共に、予め位相の合ったビデオ信号を
入力することによりビデオ信号を切り換えた際の再生映
像の乱れを少なくするようになされている。
このためビデオテープレコーダ(VTR)及びビデオカ
メラ等の電子機器は所定の基準同期信号に対してビデオ
信号の水平同期信号及びサブキャリア信号の位相を所定
の値に設定する水平同期信号及びサブキャリア信号の位
相調整回路を備えている。
メラ等の電子機器は所定の基準同期信号に対してビデオ
信号の水平同期信号及びサブキャリア信号の位相を所定
の値に設定する水平同期信号及びサブキャリア信号の位
相調整回路を備えている。
そして各電子機器に同一の基準信号を供給し、各電子機
器においてビデオ信号の位相調整を行うことにより、予
め位相の合ったビデオ信号を得るようになされている。
器においてビデオ信号の位相調整を行うことにより、予
め位相の合ったビデオ信号を得るようになされている。
D発明が解決しようとする問題点
ところが、このように各電子機器で位相の調整を行って
も、この調整作業のばらつきや、変動等によってスイッ
チャに入力されるビデオ信号に位相差を生じるという問
題があった。
も、この調整作業のばらつきや、変動等によってスイッ
チャに入力されるビデオ信号に位相差を生じるという問
題があった。
この問題を解決するためには、VTRに適用する時間軸
補正装置(TBC)のように、入力された各ビデオ信号
を各ビデオ信号のタイミングで例えば各画像メモリに記
録すると同時に一つの基準信号のタイミングで、これを
読出すようにすれば位相の合ったビデオ信号を得ること
ができる。
補正装置(TBC)のように、入力された各ビデオ信号
を各ビデオ信号のタイミングで例えば各画像メモリに記
録すると同時に一つの基準信号のタイミングで、これを
読出すようにすれば位相の合ったビデオ信号を得ること
ができる。
しかしスイッチャにこのような時間軸補正装置を設ける
と、スイッチャの構成が全体として煩雑になってしまう
という問題があった。
と、スイッチャの構成が全体として煩雑になってしまう
という問題があった。
この問題を解決するために、TBCが主にVTRを接続
対象として、VTRのジッタによるビデオ信号の大きな
時間軸変動に対応するために容量の大きな例えば画像メ
モリを用いる必要があるのに対し、スイッチャにおいて
はこれより時間変動の小さい位相変化を補正することを
目的としていることに注目して、画像メモリに代えて数
クロック分の小容量のメモリ回路で構成される位相補正
回路をスイッチャに設ける方法が考えられる。
対象として、VTRのジッタによるビデオ信号の大きな
時間軸変動に対応するために容量の大きな例えば画像メ
モリを用いる必要があるのに対し、スイッチャにおいて
はこれより時間変動の小さい位相変化を補正することを
目的としていることに注目して、画像メモリに代えて数
クロック分の小容量のメモリ回路で構成される位相補正
回路をスイッチャに設ける方法が考えられる。
ところがメモリ回路の数が少ないことから例えばVTR
から大きな時間軸変動を生じたビデオ信号が入力した場
合、読出しのタイミングと書込みのタイミングが大きく
ずれ、その結果同一のメモリ回路に対する読出しと書込
みを同時に行ってしまう問題がある。
から大きな時間軸変動を生じたビデオ信号が入力した場
合、読出しのタイミングと書込みのタイミングが大きく
ずれ、その結果同一のメモリ回路に対する読出しと書込
みを同時に行ってしまう問題がある。
この場合、当該メモリ回路の誤動作を招き、甚しい場合
は、回路部品が破損するおそれがある。
は、回路部品が破損するおそれがある。
本発明は以上の点を考慮してなされたものでビデオ信号
に大きな時間軸変動が生じても、同一のメモリ回路に対
して読出しと書込みが同時に行なわれない、メモリ回路
の数の少い簡易な構成の位相補正回路を提案しようとす
るものである。
に大きな時間軸変動が生じても、同一のメモリ回路に対
して読出しと書込みが同時に行なわれない、メモリ回路
の数の少い簡易な構成の位相補正回路を提案しようとす
るものである。
E問題点を解決するための手段
かかる問題点を解決するため本発明においては、複数の
メモリ回路13A、13B・・・・・・13Hを所定の
順序で選択して人力信号VDを構成する情報D1、D2
・・・・・・を入力信号VDに基づいたタイミングで書
込んで行くと同時に、情報Di、D2・・・・・・が書
込まれたメモリ回路13A、13B・・・・・・13H
を所定の順序で選択して所定の基準信号R3YNCに基
づいたタイミングで読み出して行くことにより、入力信
号VDの位相を基準信号R3YNCの位相に合わせるよ
うにした位相補正回路5において、書込み又は読出しす
るために選択されたメモリ回路13A、13B・・・・
・・13Hのアドレス情報DAI、DA2とその直前に
読出し又は書込みするために選択されたメモリ回路13
A、13B・・・・・・13Hのアドレス情報DDA2
、DDAlとの第1及び第2の比較情報DCI、DC2
をメモリ回路13A、13B・・・・・・13Hの選択
を切り換えるタイミングで取り込むようになされた比較
回路部1)を具え、比較回路部1)において取り込まれ
た第1及び第2の比較情報DC1、DC2に基づいて、
書込み又は読出しするために選択されたメモリ回路13
A、13B・・・・・・13Hのアドレス情報DAi
DA2とその直前に読出し又は書込みするために選択さ
れたメモリ回路13A、13B・・・・・・13Hのア
ドレス情報DDA2、DDAlとが一致した際に、メモ
リ回路13A、13B・・・・・・13Hを所定の数だ
け飛び越して入力信号VDの情報DI、D2・・・・・
・を書込むようにする。
メモリ回路13A、13B・・・・・・13Hを所定の
順序で選択して人力信号VDを構成する情報D1、D2
・・・・・・を入力信号VDに基づいたタイミングで書
込んで行くと同時に、情報Di、D2・・・・・・が書
込まれたメモリ回路13A、13B・・・・・・13H
を所定の順序で選択して所定の基準信号R3YNCに基
づいたタイミングで読み出して行くことにより、入力信
号VDの位相を基準信号R3YNCの位相に合わせるよ
うにした位相補正回路5において、書込み又は読出しす
るために選択されたメモリ回路13A、13B・・・・
・・13Hのアドレス情報DAI、DA2とその直前に
読出し又は書込みするために選択されたメモリ回路13
A、13B・・・・・・13Hのアドレス情報DDA2
、DDAlとの第1及び第2の比較情報DCI、DC2
をメモリ回路13A、13B・・・・・・13Hの選択
を切り換えるタイミングで取り込むようになされた比較
回路部1)を具え、比較回路部1)において取り込まれ
た第1及び第2の比較情報DC1、DC2に基づいて、
書込み又は読出しするために選択されたメモリ回路13
A、13B・・・・・・13Hのアドレス情報DAi
DA2とその直前に読出し又は書込みするために選択さ
れたメモリ回路13A、13B・・・・・・13Hのア
ドレス情報DDA2、DDAlとが一致した際に、メモ
リ回路13A、13B・・・・・・13Hを所定の数だ
け飛び越して入力信号VDの情報DI、D2・・・・・
・を書込むようにする。
F作用
書込み又は読出しするために選択されたメモリ回路13
A、13B・・・・・・13Hのアドレス情報DA1、
DA2と、その直前に読出し又は書込みするために選択
されたメモリ回路13A、13B・・・・・・13Hの
アドレス情報DDA2、DDAlとが一致するか否かを
判断することによって同一のメモリ回路13A、13B
・・・・・・13Hを同時に書込み及び読出しする直前
の段階で、同時に書込み及び読出しすることを検出する
ことができる。従つて、比較情報DCI、DC2に基づ
いてアドレス情報DAI、DA2がアドレス情報DDA
I、DDA2に一致した際に、メモリ回路13A、13
B・・・・・・13Hを所定の数だけ飛び越して書込む
ようにしたので、同一のメモリ回路13A、13B・・
・・・・13Hに対して読出しと書込みが同時に行なわ
れることを未然に防止することができ、かくしてメモリ
回路の数の少ない、全体として簡易な構成の位相補正回
路を得ることができる。
A、13B・・・・・・13Hのアドレス情報DA1、
DA2と、その直前に読出し又は書込みするために選択
されたメモリ回路13A、13B・・・・・・13Hの
アドレス情報DDA2、DDAlとが一致するか否かを
判断することによって同一のメモリ回路13A、13B
・・・・・・13Hを同時に書込み及び読出しする直前
の段階で、同時に書込み及び読出しすることを検出する
ことができる。従つて、比較情報DCI、DC2に基づ
いてアドレス情報DAI、DA2がアドレス情報DDA
I、DDA2に一致した際に、メモリ回路13A、13
B・・・・・・13Hを所定の数だけ飛び越して書込む
ようにしたので、同一のメモリ回路13A、13B・・
・・・・13Hに対して読出しと書込みが同時に行なわ
れることを未然に防止することができ、かくしてメモリ
回路の数の少ない、全体として簡易な構成の位相補正回
路を得ることができる。
G実施例
以下図面と共に、本発明の一実施例について詳述する。
第2図において1は本発明による位相補正回路を用いた
スイッチャを示し、基準同期信号R3YNCを介して同
期結合した例えばVTR2及び3、ビデオカメラ4から
出力されるビデオ信号VDI、VD2、VD3・・・・
・・VDNをそれぞれ位相補正回路5A、5B、5C・
・・・・・5Xに受ける。因に、このときアナログ信号
で構成されたコンポジットビデオ信号は、アナログ/デ
ィジタル変換回路6A、6B、6C・・・・・・6Xを
介してディジタル信号で構成されたディジタルビデオ信
号に変換された後、位相補正回路5A、5B、5C・・
・・・・5Xに入力される。
スイッチャを示し、基準同期信号R3YNCを介して同
期結合した例えばVTR2及び3、ビデオカメラ4から
出力されるビデオ信号VDI、VD2、VD3・・・・
・・VDNをそれぞれ位相補正回路5A、5B、5C・
・・・・・5Xに受ける。因に、このときアナログ信号
で構成されたコンポジットビデオ信号は、アナログ/デ
ィジタル変換回路6A、6B、6C・・・・・・6Xを
介してディジタル信号で構成されたディジタルビデオ信
号に変換された後、位相補正回路5A、5B、5C・・
・・・・5Xに入力される。
位相補正回路5A、5B、5C・・・・・・5Xは、基
準信号として外部から供給される基準同期信号R3YN
C及び基準同期信号R3YNCに基づいてクロック信号
発生回路7において合成された基準クロック信号RCK
(1クロック周期が例えば70(nsec)でなる)
を受け、基準同期信号R3YNCに位相の合ったビデオ
信号VDS 1、VDS 2、VDS3・・・・・・V
DSNを切換回路8に出力する。
準信号として外部から供給される基準同期信号R3YN
C及び基準同期信号R3YNCに基づいてクロック信号
発生回路7において合成された基準クロック信号RCK
(1クロック周期が例えば70(nsec)でなる)
を受け、基準同期信号R3YNCに位相の合ったビデオ
信号VDS 1、VDS 2、VDS3・・・・・・V
DSNを切換回路8に出力する。
切換図NL8は、マトリックス方式の選択回路で構成さ
れ、ビデオ信号VDS L、VDS2、VDS3・・・
・・・VDSNを各入力線W1. 、Wl、 、Wl、
・・・・・・WINに受けると共に、各出力線WO,、
WOオ、WO3川・・・WOMを出力回路9A、9B・
・・・・・9χに接続する。
れ、ビデオ信号VDS L、VDS2、VDS3・・・
・・・VDSNを各入力線W1. 、Wl、 、Wl、
・・・・・・WINに受けると共に、各出力線WO,、
WOオ、WO3川・・・WOMを出力回路9A、9B・
・・・・・9χに接続する。
従って例えば接続をクロスポイントX1)からX2−2
に切り換えることにより、出力回路9Bを介して出力信
号をビデオ信号VDS 1からVDS2に切り換えて出
力することができる。
に切り換えることにより、出力回路9Bを介して出力信
号をビデオ信号VDS 1からVDS2に切り換えて出
力することができる。
因に、出力回路9A、9B・・・・・・9Xは、ディジ
タル/アナログ変換回路(図示せず)を具え、必要に応
じて切換回路8を介してし得られるディジタルビデオ信
号をアナログ信号で構成されるコンポジットビデオ信号
に変換することができる。
タル/アナログ変換回路(図示せず)を具え、必要に応
じて切換回路8を介してし得られるディジタルビデオ信
号をアナログ信号で構成されるコンポジットビデオ信号
に変換することができる。
この実施例の場合、第1図に示すように、各位相補正回
路5A、5B、5C・・・・・・5XはTBC部10及
び比較回路部1)で構成され、例えば8ビツトのビデオ
情報D1、D2・・・・・・の連続で構成されるディジ
タルビデオ信号VDをTBC部10に受け、基準同期信
号R3YNCに位相を合わせて出力する。
路5A、5B、5C・・・・・・5XはTBC部10及
び比較回路部1)で構成され、例えば8ビツトのビデオ
情報D1、D2・・・・・・の連続で構成されるディジ
タルビデオ信号VDをTBC部10に受け、基準同期信
号R3YNCに位相を合わせて出力する。
このためTBC部10は、例えば8ビツトのフリップフ
ロップ回路で各々構成された8個のメモリ回路13A、
13B・・・・・・13Hを備え、ビデオ信号D1、D
2・・・・・・(第3図(A))を当該ビデオ信号VD
の同期信号WSYNCに基づいて形成された書込みクロ
ック信号WCK (第3図(B))のタイミングで、所
定のメモリ回路13Aから開始して順次メモリ回路13
A〜13Hに循環して記録する(第3図(C))。同時
にメモリ回路13A〜13Hに記録されたビデオ情報D
1、D2・・・・・・を基準同期信号R5YNCに基づ
いて形成された基準クロック信号RCK (第3図(D
))のタイミングで読出して出力する(第3図(E))
。
ロップ回路で各々構成された8個のメモリ回路13A、
13B・・・・・・13Hを備え、ビデオ信号D1、D
2・・・・・・(第3図(A))を当該ビデオ信号VD
の同期信号WSYNCに基づいて形成された書込みクロ
ック信号WCK (第3図(B))のタイミングで、所
定のメモリ回路13Aから開始して順次メモリ回路13
A〜13Hに循環して記録する(第3図(C))。同時
にメモリ回路13A〜13Hに記録されたビデオ情報D
1、D2・・・・・・を基準同期信号R5YNCに基づ
いて形成された基準クロック信号RCK (第3図(D
))のタイミングで読出して出力する(第3図(E))
。
このためTBC部10においては、入力されたビデオ信
号VDの同期信号WSYNCをクロック信号発生回路1
4に受け、書込みクロック信号WCKを形成する。
号VDの同期信号WSYNCをクロック信号発生回路1
4に受け、書込みクロック信号WCKを形成する。
アドレスジェネレータ回路14は書込みクロック信号W
CK及び同期信号WSYNCを受け、書込みクロック信
号WCKのタイミングで例えば同期信号WSYNCの立
ち下りのタイミングで出力される情報D1がメモリ回路
13Aに書込まれるように、メモリ回路13Aから開始
して順次メモリ回路13A〜13Hを循環して指定する
第4図に示すようなアドレス情報DAIを出力する。
CK及び同期信号WSYNCを受け、書込みクロック信
号WCKのタイミングで例えば同期信号WSYNCの立
ち下りのタイミングで出力される情報D1がメモリ回路
13Aに書込まれるように、メモリ回路13Aから開始
して順次メモリ回路13A〜13Hを循環して指定する
第4図に示すようなアドレス情報DAIを出力する。
従って選択回路15は当該アドレス情報DAIに基づい
て第5図において矢印すで示す方向にメモリ回路13A
〜13Hを選択しながら書込みクロック信号WCKのタ
イミングでビデオ情報Di、D2・・・・・・を順次記
録して行く。
て第5図において矢印すで示す方向にメモリ回路13A
〜13Hを選択しながら書込みクロック信号WCKのタ
イミングでビデオ情報Di、D2・・・・・・を順次記
録して行く。
これに対してアドレスジェネレータ回路16は、基準同
期信号R3YNC及び基準クロック信号RCKに基づい
て例えば基準同期信号R3YNCの立ち下がりのタイミ
ングで同期信号WSYNCの立ち下がりのタイミングの
情報D1が書込まれたメモリ回路13Aを選択するよう
にメモリ回路13Aから開始してメモリ回路13A−1
3Hを循環して指定する第4図に示すようなアドレス情
報DA2を出力する。
期信号R3YNC及び基準クロック信号RCKに基づい
て例えば基準同期信号R3YNCの立ち下がりのタイミ
ングで同期信号WSYNCの立ち下がりのタイミングの
情報D1が書込まれたメモリ回路13Aを選択するよう
にメモリ回路13Aから開始してメモリ回路13A−1
3Hを循環して指定する第4図に示すようなアドレス情
報DA2を出力する。
従って選択回路17は、当該アドレス情報DA2に基づ
いて第5回において矢印aで示す方向にメモリ回路13
A−13Hを循環して選択しながら基準クロック信号R
CKのタイミングでビデオ情報DI、D2・・・・・・
を読み出し、ビデオ信号VD8として出力する(第3図
(E))。
いて第5回において矢印aで示す方向にメモリ回路13
A−13Hを循環して選択しながら基準クロック信号R
CKのタイミングでビデオ情報DI、D2・・・・・・
を読み出し、ビデオ信号VD8として出力する(第3図
(E))。
以上の構成に加えて、第1図の位相補正回路においては
、アドレス情報DAI及びDA2を比較回路部1)に受
ける。
、アドレス情報DAI及びDA2を比較回路部1)に受
ける。
比較回路部1)においては、書込みクロック信号W C
Kに基づいて動作する3ビツトのフリップフロップ回路
で構成されたラッチ回路21にアドレス情報DA2を受
け、書込みクロック信号WCKのタイミングで1周期遅
延したアドレス情報DDA2を比較回路22に出力する
。
Kに基づいて動作する3ビツトのフリップフロップ回路
で構成されたラッチ回路21にアドレス情報DA2を受
け、書込みクロック信号WCKのタイミングで1周期遅
延したアドレス情報DDA2を比較回路22に出力する
。
比較回路22は1周期遅延したアドレス情報DDA2及
び書込み用のアドレス情報DAIとを比較し、当該アド
レス情報DDA2及びDAIとが一致したとき例えば論
理rHJに立ち上る比較情報DCIをフリップフロップ
回路23に出力する。
び書込み用のアドレス情報DAIとを比較し、当該アド
レス情報DDA2及びDAIとが一致したとき例えば論
理rHJに立ち上る比較情報DCIをフリップフロップ
回路23に出力する。
すなわち第3図において、基準同期信号R3YNCに対
するビデオ信号VD(第3図(A))の位相差が大きく
なって書込みクロック信号WCKの周期が小さくなると
、第6図で矢印Cで示すように、読出し動作を行うメモ
リ回路13A〜13Hに対して書込み動作を行うメモリ
回路13A〜13Hが追い着いて行くようになる。
するビデオ信号VD(第3図(A))の位相差が大きく
なって書込みクロック信号WCKの周期が小さくなると
、第6図で矢印Cで示すように、読出し動作を行うメモ
リ回路13A〜13Hに対して書込み動作を行うメモリ
回路13A〜13Hが追い着いて行くようになる。
このとき例えばアドレス情報DA2としてメモリ回路1
3Aを指定するデータro OOJが出力されたとき、
ラッチ回路21からはアドレス情報DDA2としてメモ
リ回路13Hを指定するデータrl l IJが書込み
クロック信号WCKのタイミングで出力される。
3Aを指定するデータro OOJが出力されたとき、
ラッチ回路21からはアドレス情報DDA2としてメモ
リ回路13Hを指定するデータrl l IJが書込み
クロック信号WCKのタイミングで出力される。
このとき書込み用のアドレス情報DAIとしてメモリ回
路13Hを指定するデータrl l IJが出力される
と、比較回路22は比較情報DCIを論理「H」に立ち
上げる。
路13Hを指定するデータrl l IJが出力される
と、比較回路22は比較情報DCIを論理「H」に立ち
上げる。
すなわち書込み動作が早くなって同一のメモリ回路を同
時に読出し及び書込みするようになる直前まで書込み動
作が接近すると、比較情報DCIが論理「H」に立ち上
がる。
時に読出し及び書込みするようになる直前まで書込み動
作が接近すると、比較情報DCIが論理「H」に立ち上
がる。
フリップフロップ回路23は読出し用の基準クロック信
号RCKに基づいて動作し、比較情報D1を基準クロッ
ク信号RCKのタイミングでアドレスジェネレータ回路
15に出力する。
号RCKに基づいて動作し、比較情報D1を基準クロッ
ク信号RCKのタイミングでアドレスジェネレータ回路
15に出力する。
アドレスジェネレータ回路15は比較情報Delが論理
「H」に立ち上ると、アドレス情報DA1の最上位ビッ
トを反転させて出力するようになされている。
「H」に立ち上ると、アドレス情報DA1の最上位ビッ
トを反転させて出力するようになされている。
従ってこの場合アドレス情報DAIをデータ「000」
からデータrloOJにジャンプして出力し、これに伴
って第7図に示すようにメモリ回路13Aに書込まれる
順番のビデオ情報D15がメモリ回路13Eに飛び越し
て書き込まれる(第7図(A)、(B)及び(C))。
からデータrloOJにジャンプして出力し、これに伴
って第7図に示すようにメモリ回路13Aに書込まれる
順番のビデオ情報D15がメモリ回路13Eに飛び越し
て書き込まれる(第7図(A)、(B)及び(C))。
従って入力するビデオ信号VDの位相が進んで書込み動
作が早くなり同一のメモリ回路を同時に読出し及び書込
みするようなタイミングになっても、未然に同一のメモ
リ回路を同時に読出し及び書込みすることを防止するこ
とができる。
作が早くなり同一のメモリ回路を同時に読出し及び書込
みするようなタイミングになっても、未然に同一のメモ
リ回路を同時に読出し及び書込みすることを防止するこ
とができる。
因に出力されるビデオ信号VDSとしては、飛び越した
メモリ回路13A〜13Dに本来書込まれるはずのビデ
オ情報D1)〜D13が欠落したビデオ信号VDSが得
られる(第7図(D)及び(E))。
メモリ回路13A〜13Dに本来書込まれるはずのビデ
オ情報D1)〜D13が欠落したビデオ信号VDSが得
られる(第7図(D)及び(E))。
実際には、ラッチ回路21を読出し動作のタイミングに
接近して来る書込みクロック信号WCKで動作させ、比
較情報DC1をこれとは逆の読出し用の基準クロック信
号RCKでラッチするようにしたため、読出しするメモ
リ回路に書込みするメモリ回路が極く接近するまで比較
情報DC1は出力されない。さらに、ラッチ回路21に
おいてはアドレス情報DA2のラッチ動作が書込みクロ
ック信号WCKに対して約5〜10 (nsec)だけ
遅延するので、さらにラッチ回路21から出力される比
較情報DCIは、その出力が遅れることとなる。
接近して来る書込みクロック信号WCKで動作させ、比
較情報DC1をこれとは逆の読出し用の基準クロック信
号RCKでラッチするようにしたため、読出しするメモ
リ回路に書込みするメモリ回路が極く接近するまで比較
情報DC1は出力されない。さらに、ラッチ回路21に
おいてはアドレス情報DA2のラッチ動作が書込みクロ
ック信号WCKに対して約5〜10 (nsec)だけ
遅延するので、さらにラッチ回路21から出力される比
較情報DCIは、その出力が遅れることとなる。
従って同一のメモリ回路を同時に書込み及び読出しする
直前まで位相補正を行うようになるので、メモリ回路の
数に対して広い範囲で位相ずれを補正することができる
。
直前まで位相補正を行うようになるので、メモリ回路の
数に対して広い範囲で位相ずれを補正することができる
。
さらに第1図の位相補正回路においては、読出し用の基
準クロック信号RCKで動作するラッチ回路24にアド
レス情報DAIを受け、読出し用の基準クロック信号R
CKのタイミングで1周期遅延したアドレス情報DDA
1を出力する。
準クロック信号RCKで動作するラッチ回路24にアド
レス情報DAIを受け、読出し用の基準クロック信号R
CKのタイミングで1周期遅延したアドレス情報DDA
1を出力する。
比較回路25は、アドレス情報DDAl及びDA2との
比較情報DC2を、書込みクロック信号WCKに基づい
て動作するフリップフロップ回路26に出力する。
比較情報DC2を、書込みクロック信号WCKに基づい
て動作するフリップフロップ回路26に出力する。
従って第8図に示すように第6図の場合とは逆に位相変
動して矢印dで示すように書込み動作を行うメモリ回路
13A〜13Hに対して読出し動作を行うメモリ回路1
3A〜13Hが追い着くようになると、例えばアドレス
情報DAIとしてメモリ回路13Bを指定するデータr
o01jが出力されたとき、ラッチ回路24からはアド
レス情報DDA 1としてデータro OOJが得られ
る。
動して矢印dで示すように書込み動作を行うメモリ回路
13A〜13Hに対して読出し動作を行うメモリ回路1
3A〜13Hが追い着くようになると、例えばアドレス
情報DAIとしてメモリ回路13Bを指定するデータr
o01jが出力されたとき、ラッチ回路24からはアド
レス情報DDA 1としてデータro OOJが得られ
る。
当該アドレス情報DDAIに対してアドレス情報DA2
がデータro OOJになると、比較回路25はフリッ
プフロップ回路26を介して比較情報DC2を出力し、
書込み用のアドレス情報DA1の最上位ビットを反転さ
せる。
がデータro OOJになると、比較回路25はフリッ
プフロップ回路26を介して比較情報DC2を出力し、
書込み用のアドレス情報DA1の最上位ビットを反転さ
せる。
従って第9図に示すようにメモリ回!13A〜13Hに
おいて、書き込むメモリ回路13A〜13Hに読み出す
メモリ回路13A〜13Hが接近して一致する直前にな
ると比較情1Dc2が論理rHJに立ち上ることにより
、書込み及び読出しするメモリ回路の接近を検出し、例
えばメモリ回路13Aから13Dに飛び越して情報Di
、D2・・・・・・を書込んで行くことになる(第9図
(A)、(B)及び(C))。
おいて、書き込むメモリ回路13A〜13Hに読み出す
メモリ回路13A〜13Hが接近して一致する直前にな
ると比較情1Dc2が論理rHJに立ち上ることにより
、書込み及び読出しするメモリ回路の接近を検出し、例
えばメモリ回路13Aから13Dに飛び越して情報Di
、D2・・・・・・を書込んで行くことになる(第9図
(A)、(B)及び(C))。
従って入力するビデオ信号VDの位相が遅れて書込み動
作が遅くなって行き、同一のメモリ回路を同時に読出し
及び書込みするようなタイミングになっても、未然に同
一のメモリ回路を同時に読出し及び書込みすることを防
止することができる。
作が遅くなって行き、同一のメモリ回路を同時に読出し
及び書込みするようなタイミングになっても、未然に同
一のメモリ回路を同時に読出し及び書込みすることを防
止することができる。
因に飛び越した後に出力されるビデオ信号VDSとして
は、飛び越したメモリ回路13A〜13Dに相当する期
間に、例えば1周期前に書込まれたビデオ情報D−5〜
D−2が挿入されて、基準クロック信号RCKに同期し
たタイミングで出力されることとなる(第7図(D)及
び(E))。
は、飛び越したメモリ回路13A〜13Dに相当する期
間に、例えば1周期前に書込まれたビデオ情報D−5〜
D−2が挿入されて、基準クロック信号RCKに同期し
たタイミングで出力されることとなる(第7図(D)及
び(E))。
第9図の場合、第7図の場合とは逆方向にメモリ回路1
3A〜13Hの読出し及び書込み動作が接近し、これに
対応して第7図の場合とは逆に読出し用の基準クロック
信号RCKのタイミングでラッチ回路24を動作させ、
書込みクロック信号WCKのタイミングでフリップフロ
ップ回路26を動作させるようにしている。さらに第7
図の場合と同様にラッチ回路24において、アドレス情
報DAIのラッチ動作が、読出し用の基準クロック信号
RCKに対して約5〜10 (nsec)の間遅延する
。
3A〜13Hの読出し及び書込み動作が接近し、これに
対応して第7図の場合とは逆に読出し用の基準クロック
信号RCKのタイミングでラッチ回路24を動作させ、
書込みクロック信号WCKのタイミングでフリップフロ
ップ回路26を動作させるようにしている。さらに第7
図の場合と同様にラッチ回路24において、アドレス情
報DAIのラッチ動作が、読出し用の基準クロック信号
RCKに対して約5〜10 (nsec)の間遅延する
。
従って同一のメモリ回路13A〜13Hを同時に読出し
及び書込みするようになる直前で書込み動作の接近を検
出することができるので、第7図の場合と同様に広い位
相補正の範囲を得ることができる。
及び書込みするようになる直前で書込み動作の接近を検
出することができるので、第7図の場合と同様に広い位
相補正の範囲を得ることができる。
さらに第1図の実施例の場合、ウィンド回路30に同期
信号WSYNC及び基準同期信号R3YNCを受ける。
信号WSYNC及び基準同期信号R3YNCを受ける。
ウィンド回路30はカウンタを具え、第10図に示すよ
うに基準同期信号R3YNCが立ち下る時点t1から所
定時間経過して時点t2で立ち上つた後、時点t4で立
ち下るウィンド信号WINDを作成する(第10図(A
)及び(B))。書込み用の同期信号WSYNCの立ち
下りの時点t3がウィンド信号WINDの立ち上り期間
TIの間にあれば(第10図(C))、表示袋W31を
介して、操作パネル上に取り付けられたインジケータ4
0の例えば緑色の発光ダイオード41を点灯させる。こ
れに対して、ビデオ信号VDSに位相変動が生じてウィ
ンド信号WINDが立ち上る時点t2より前に、同期信
号WSYNCが立ち下った場合、緑色の発光ダイオード
41の左側に配置されて三角形状に発光する赤色の発光
ダイオード42を発光させる。
うに基準同期信号R3YNCが立ち下る時点t1から所
定時間経過して時点t2で立ち上つた後、時点t4で立
ち下るウィンド信号WINDを作成する(第10図(A
)及び(B))。書込み用の同期信号WSYNCの立ち
下りの時点t3がウィンド信号WINDの立ち上り期間
TIの間にあれば(第10図(C))、表示袋W31を
介して、操作パネル上に取り付けられたインジケータ4
0の例えば緑色の発光ダイオード41を点灯させる。こ
れに対して、ビデオ信号VDSに位相変動が生じてウィ
ンド信号WINDが立ち上る時点t2より前に、同期信
号WSYNCが立ち下った場合、緑色の発光ダイオード
41の左側に配置されて三角形状に発光する赤色の発光
ダイオード42を発光させる。
これとは逆にビデオ信号VDSに位相変動が生じてウィ
ンド信号WINDが立ち下る時点t4より遅れて同期信
号WSYNCが立ち下った場合、緑色の発光ダイオード
41の右側に配置されて赤色の発光ダイオード42と逆
向で同一形状に発光する赤色の発光ダイオード43を発
光させる。
ンド信号WINDが立ち下る時点t4より遅れて同期信
号WSYNCが立ち下った場合、緑色の発光ダイオード
41の右側に配置されて赤色の発光ダイオード42と逆
向で同一形状に発光する赤色の発光ダイオード43を発
光させる。
このウィンド信号の立ち上り期間T1は、上述のメモリ
回路13A〜13Hの書き込みの順番を飛び越すように
基準同期信号R3YNCに対してビデオ信号VDのタイ
ミングが遅れ又は進んだ際にそれぞれ赤色の発光ダイオ
ード42及び43が発光するようになされ、飛び越しを
起こさない範囲で位相変動が生じている場合は緑色の発
光ダイオード41が発光するようになされている。
回路13A〜13Hの書き込みの順番を飛び越すように
基準同期信号R3YNCに対してビデオ信号VDのタイ
ミングが遅れ又は進んだ際にそれぞれ赤色の発光ダイオ
ード42及び43が発光するようになされ、飛び越しを
起こさない範囲で位相変動が生じている場合は緑色の発
光ダイオード41が発光するようになされている。
従ってオペレータは、例えばVTRの水平同期信号及び
サブキャリア信号の位相調整ツマミを操作して、この緑
色の発光ダイオード41が点燈するようにスイッチャに
入力するビデオ信号VDのタイミングを予め調整しさえ
すれば、ビデオ信号VDの位相を基準同期信号R3YN
Cの位相に合わせることができる位相変動の補正可能な
範囲内にビデオ信号VDの位相を設定することができる
。
サブキャリア信号の位相調整ツマミを操作して、この緑
色の発光ダイオード41が点燈するようにスイッチャに
入力するビデオ信号VDのタイミングを予め調整しさえ
すれば、ビデオ信号VDの位相を基準同期信号R3YN
Cの位相に合わせることができる位相変動の補正可能な
範囲内にビデオ信号VDの位相を設定することができる
。
以上の構成において、緑色の発光ダイオード41が点燈
するように先ず水平同期信号及びサブキャリア信号の位
相調整を行うことにより、位相補正回路5においてビデ
オ信号VDを基準同期信号R3YNCの位相を合わせる
ことのできる範囲にビデオ信号VDの位相を設定するこ
とができる。
するように先ず水平同期信号及びサブキャリア信号の位
相調整を行うことにより、位相補正回路5においてビデ
オ信号VDを基準同期信号R3YNCの位相を合わせる
ことのできる範囲にビデオ信号VDの位相を設定するこ
とができる。
このときVTR等2.3及び4から出力されるビデオ信
号VDI〜VDNのビデオ情報D1、D2・・・・・・
は位相補正回路5において、所定のメモリ回路13Aか
ら順番にメモリ回路13A−13Hに書込まれて行く。
号VDI〜VDNのビデオ情報D1、D2・・・・・・
は位相補正回路5において、所定のメモリ回路13Aか
ら順番にメモリ回路13A−13Hに書込まれて行く。
同時に、基準同期信号R3YNCのタイミングで所定の
メモリ回路13Aから順番にメモリ回路13A〜13H
に書込まれたビデオ情報D1、D2・・・・・・が読み
出されて行くことにより、基準同期信号R3YNCに位
相の合ったビデオ信号VDSが切換回路8に出力される
。
メモリ回路13Aから順番にメモリ回路13A〜13H
に書込まれたビデオ情報D1、D2・・・・・・が読み
出されて行くことにより、基準同期信号R3YNCに位
相の合ったビデオ信号VDSが切換回路8に出力される
。
さらに切換回路8において、所望のクロスポイントXI
4及びX!−2を選択してオン操作することにより、基
準同期信号R3YNCに位相の合ったビデオ信号VDS
1〜VDSNの間で出力回路9A〜9Xに出力される
ビデオ出力が切り換り、かくして当該出力回路9A〜9
Xを介して基準同期信号R3YNCに位相の合ったビデ
オ信号■01〜VONを得ることができる。
4及びX!−2を選択してオン操作することにより、基
準同期信号R3YNCに位相の合ったビデオ信号VDS
1〜VDSNの間で出力回路9A〜9Xに出力される
ビデオ出力が切り換り、かくして当該出力回路9A〜9
Xを介して基準同期信号R3YNCに位相の合ったビデ
オ信号■01〜VONを得ることができる。
ここで例えばVTR2及び3にジッタが生じてビデオ信
号VDI〜VDNの位相が位相補正回路5A〜5Xの補
正可能な範囲を越えて大きくずれた場合、同一のメモリ
回路を同時に読出し及び書込みする直前で比較情報DC
1及びDC2が得られ、これに基づいてメモリ回路13
A〜13Hを所定の数だけ飛び越して入力信号VDの情
報D1、D2・・・・・・が続出しするメモリ回路13
A〜13Hとは異なるメモリ回路13A〜13Hに書き
込まれる。
号VDI〜VDNの位相が位相補正回路5A〜5Xの補
正可能な範囲を越えて大きくずれた場合、同一のメモリ
回路を同時に読出し及び書込みする直前で比較情報DC
1及びDC2が得られ、これに基づいてメモリ回路13
A〜13Hを所定の数だけ飛び越して入力信号VDの情
報D1、D2・・・・・・が続出しするメモリ回路13
A〜13Hとは異なるメモリ回路13A〜13Hに書き
込まれる。
以上の構成によれば、同一のメモリ回路を同時に読出し
及び書込みするようになる直前でこれを検出し、読み出
すメモリ回路とは別のメモリ回路に書き込むようにした
ので、同一のメモリ回路を同時に読出し及び書込みする
のを未然に防止することができ、その結果少ないメモリ
回路を用いた簡易な構成の位相補正回路を得ることがで
きる。
及び書込みするようになる直前でこれを検出し、読み出
すメモリ回路とは別のメモリ回路に書き込むようにした
ので、同一のメモリ回路を同時に読出し及び書込みする
のを未然に防止することができ、その結果少ないメモリ
回路を用いた簡易な構成の位相補正回路を得ることがで
きる。
従って全体として簡易な構成で、位相の合ったビデオ信
号を切換えて出力するスイッチャを得ることができる。
号を切換えて出力するスイッチャを得ることができる。
さらに上述の実施例においては読出し及び書込みのアド
レス情報DAI及びDA2をそれぞれ書込みクロック信
号WCK及び読出し用の基準クロック信号RCKでラッ
チした後、比較情報DCI及びDC2をこれとは逆の基
準クロック信号RCK及び書込みクロック信号WCKの
タイミングでフリップフロップ回路23及び26に取り
込むようにしたのでビデオ信号の位相のずれを補正する
範囲を広(することができる。
レス情報DAI及びDA2をそれぞれ書込みクロック信
号WCK及び読出し用の基準クロック信号RCKでラッ
チした後、比較情報DCI及びDC2をこれとは逆の基
準クロック信号RCK及び書込みクロック信号WCKの
タイミングでフリップフロップ回路23及び26に取り
込むようにしたのでビデオ信号の位相のずれを補正する
範囲を広(することができる。
さらに上述の実施例においては、入力するビデオ信号の
位相が、補正可能な範囲内にあることをインジケータで
確認することができるので、予め各電子機器において行
われるビデオ信号の位相調整を従来に比して一段と簡易
に行うことができる。
位相が、補正可能な範囲内にあることをインジケータで
確認することができるので、予め各電子機器において行
われるビデオ信号の位相調整を従来に比して一段と簡易
に行うことができる。
さらに上述の位相補正回路においては、各メモリ回路を
フリップフロップ回路で構成したことにより、当該位相
補正回路全体を容易にIC化することができ、かくする
につきスイッチャ全体として小型で簡易な構成にするこ
とができる。
フリップフロップ回路で構成したことにより、当該位相
補正回路全体を容易にIC化することができ、かくする
につきスイッチャ全体として小型で簡易な構成にするこ
とができる。
なお上述の実施例においては、フリップフロップ回路で
構成された8個のメモリ回路を用いた場合について述べ
たが、メモリ回路の構成及び数はこれに限らず、広く適
用することができる。
構成された8個のメモリ回路を用いた場合について述べ
たが、メモリ回路の構成及び数はこれに限らず、広く適
用することができる。
また入力するビデオ信号を構成するビデオ情報のビット
数も8ビツトに限らず、種々のビット数のものに適用す
ることができる。
数も8ビツトに限らず、種々のビット数のものに適用す
ることができる。
さらに上述の実施例においては、比較情報DC1及びD
C2が得られた際に4つのメモリ回路を飛び越すように
した場合について述べたが、飛び越す数はこれに限らず
、例えばメモリ回路全体の数に応じて種々の値に設定す
ることができる。
C2が得られた際に4つのメモリ回路を飛び越すように
した場合について述べたが、飛び越す数はこれに限らず
、例えばメモリ回路全体の数に応じて種々の値に設定す
ることができる。
また、インジケータの表示に緑色及び赤色の発光ダイオ
ードを用いた場合について述べたが、表示手段はこれに
限らず種々の表示手段を広く適用することができる。
ードを用いた場合について述べたが、表示手段はこれに
限らず種々の表示手段を広く適用することができる。
さらに上述の実施例においては、本発明による位相補正
回路をビデオ信号を切り換えるスイッチャに適用した場
合について述べたが、本発明はこさに限らず種々の信号
を切り換えて出力するスイッチャやさらにスイッチャに
限らず種々の電子機器に広く適用することができる。
回路をビデオ信号を切り換えるスイッチャに適用した場
合について述べたが、本発明はこさに限らず種々の信号
を切り換えて出力するスイッチャやさらにスイッチャに
限らず種々の電子機器に広く適用することができる。
H発明の効果
以上のように本発明によれば、少ないメモリ回路を用い
た場合でも、同一のメモリ回路を同時に読出し及び書込
みすることを未然に防止することができるので、−段と
簡易な構成の位相補正回路を得ることができる。
た場合でも、同一のメモリ回路を同時に読出し及び書込
みすることを未然に防止することができるので、−段と
簡易な構成の位相補正回路を得ることができる。
第1図は本発明による位相補正回路の一実施例を示すブ
ロック図、第2図は第1図の位相補正回路を適用したス
イッチャを示すブロック図、第3図はその動作の説明に
供するタイムチャート、第4図は第1図の位相補正回路
のメモリ回路のアドレスを示す図表、第5図及び第6図
は第1図の位相補正回路の動作の説明に供する路線図、
第7図は第1図の位相補正回路のメモリ回路の切換動作
の説明に供するタイムチャート、第8図は第1図の位相
補正回路の動作の説明に供する路線図、第9図は第1図
の位相補正回路のメモリ回路の切換動作の説明に供する
タイムチャート、第10図は第1図の位相補正回路の動
作の説明に供するタイムチャート、第1)図はそのイン
ジケータの正面図である。 1・・・・・・スイッチャ、5.5A、5B、5C,・
・・・・・5X・・・・・・位相補正回路、1)・・・
・・・比較回路部、13A、13B、・・・・・・13
H・・・・・・メモリ回路、21.24・・・・・・ラ
ッチ回路、22.25・・・・・・比較回路、23.2
6・・・・・・フリップフロップ回路、30・・・・・
・ウィンド回路。
ロック図、第2図は第1図の位相補正回路を適用したス
イッチャを示すブロック図、第3図はその動作の説明に
供するタイムチャート、第4図は第1図の位相補正回路
のメモリ回路のアドレスを示す図表、第5図及び第6図
は第1図の位相補正回路の動作の説明に供する路線図、
第7図は第1図の位相補正回路のメモリ回路の切換動作
の説明に供するタイムチャート、第8図は第1図の位相
補正回路の動作の説明に供する路線図、第9図は第1図
の位相補正回路のメモリ回路の切換動作の説明に供する
タイムチャート、第10図は第1図の位相補正回路の動
作の説明に供するタイムチャート、第1)図はそのイン
ジケータの正面図である。 1・・・・・・スイッチャ、5.5A、5B、5C,・
・・・・・5X・・・・・・位相補正回路、1)・・・
・・・比較回路部、13A、13B、・・・・・・13
H・・・・・・メモリ回路、21.24・・・・・・ラ
ッチ回路、22.25・・・・・・比較回路、23.2
6・・・・・・フリップフロップ回路、30・・・・・
・ウィンド回路。
Claims (2)
- (1)複数のメモリ回路を所定の順序で選択して入力信
号を構成する情報を上記入力信号に基づいたタイミング
で書き込んで行くと同時に、上記情報が書き込まれたメ
モリ回路を所定の順序で選択して所定の基準信号に基づ
いたタイミングで読み出して行くことにより、上記入力
信号の位相を上記基準信号の位相に合わせるようにした
位相補正回路において、 書込み又は読出しするために選択された上記メモリ回路
のアドレス情報とその直前に読出し又は書込みするため
に選択された上記メモリ回路のアドレス情報との第1及
び第2の比較情報を上記メモリ回路の選択を切り換える
タイミングで取り込むようになされた比較回路部を具え
、上記比較回路部において取り込まれた第1及び第2の
比較情報に基づいて、書込み又は読出しするために選択
された上記メモリ回路のアドレス情報とその直前に読出
し又は書込みするために選択された上記メモリ回路のア
ドレス情報とが一致した際に、上記メモリ回路を所定の
数だけ飛び越して上記入力信号の情報を書き込むように
した、 ことを特徴とする位相補正回路。 - (2)上記比較回路部は、上記基準信号の位相に対する
上記入力信号の位相の遅れが、上記第1の比較情報が得
られるタイミングから上記第2の比較情報が得られるま
でのタイミングの期間に対応しているとき、この状態を
表示するようにしてなる特許請求の範囲第1項に記載の
位相補正回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61202588A JP2508510B2 (ja) | 1986-08-27 | 1986-08-27 | 位相補正回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61202588A JP2508510B2 (ja) | 1986-08-27 | 1986-08-27 | 位相補正回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6359073A true JPS6359073A (ja) | 1988-03-14 |
JP2508510B2 JP2508510B2 (ja) | 1996-06-19 |
Family
ID=16459969
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61202588A Expired - Fee Related JP2508510B2 (ja) | 1986-08-27 | 1986-08-27 | 位相補正回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2508510B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54138326A (en) * | 1978-04-20 | 1979-10-26 | Toshiba Corp | Recording and reproducing system for television picture |
-
1986
- 1986-08-27 JP JP61202588A patent/JP2508510B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54138326A (en) * | 1978-04-20 | 1979-10-26 | Toshiba Corp | Recording and reproducing system for television picture |
Also Published As
Publication number | Publication date |
---|---|
JP2508510B2 (ja) | 1996-06-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3107888B2 (ja) | 電子カメラシステムでの画面編集装置 | |
US4680658A (en) | Apparatus for correcting a time base error and for compensating dropouts included in a reproduced video signal | |
US5191437A (en) | Digital image signal playback circuit for combining two channel parallel picture data into a single channel | |
JPS6359073A (ja) | 位相補正回路 | |
JPH029512B2 (ja) | ||
US5469269A (en) | High speed optical information system and method | |
JP2598111B2 (ja) | ビデオテープレコーダ | |
US6317160B1 (en) | Frame conversion for asynchronous input image signals | |
JP2740364B2 (ja) | タイトル画像挿入装置 | |
JPS6322711B2 (ja) | ||
KR0165245B1 (ko) | 텔레비젼방송방식 변환장치 | |
JP3120535B2 (ja) | ビデオテープレコーダ | |
JPH02266771A (ja) | 文字・パターン記憶再生装置 | |
JPS6149572A (ja) | 映像信号再生装置 | |
JPH0591461A (ja) | 信号記録装置 | |
JP3371803B2 (ja) | 時間軸補正装置 | |
JPH042540Y2 (ja) | ||
JPS5853275A (ja) | 映像信号発生装置 | |
JPS5853551B2 (ja) | キジユンシンゴウケイセイカイロ | |
JPS58106961A (ja) | 映像信号発生装置 | |
JPS63135092A (ja) | 時間軸変動補正装置 | |
EP0956698A1 (en) | Frame conversion | |
JPS61136384A (ja) | フレ−ムシンクロナイザ− | |
JPS63226175A (ja) | 同期化回路 | |
JPH0628429B2 (ja) | 映像信号の記録再生装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |