JPS6359073A - Phase correction circuit - Google Patents
Phase correction circuitInfo
- Publication number
- JPS6359073A JPS6359073A JP20258886A JP20258886A JPS6359073A JP S6359073 A JPS6359073 A JP S6359073A JP 20258886 A JP20258886 A JP 20258886A JP 20258886 A JP20258886 A JP 20258886A JP S6359073 A JPS6359073 A JP S6359073A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- information
- phase
- memories
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 claims abstract description 109
- 102000012688 DDA1 Human genes 0.000 abstract 2
- 101150044395 dda1 gene Proteins 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000009191 jumping Effects 0.000 abstract 1
- 230000003111 delayed effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000013459 approach Methods 0.000 description 4
- 230000001351 cycling effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 239000012720 thermal barrier coating Substances 0.000 description 1
Landscapes
- Studio Circuits (AREA)
Abstract
Description
【発明の詳細な説明】 以下の順序で本発明を説明する。[Detailed description of the invention] The present invention will be explained in the following order.
Ａ産業上の利用分野
Ｂ発明の概要
Ｃ従来の技術
り発明が解決しようとする問題点
Ｅ問題点を解決するための手段（第１図）Ｆ作用（第１
図）
Ｇ実施例（第１図〜第１）図）
Ｈ発明の効果
Ａ産業上の利用分野
本発明は位相補正回路に関し、例えばビデオ信号を切り
換えるスイッチャに適用して好適なものである。A. Industrial field of application B. Overview of the invention C. Conventional technology Problems to be solved by the invention E. Means for solving the problems (Fig. 1) F. Effects (Fig. 1)
Figure) G Embodiment (Figures 1 to 1) Figure) H Effects of the Invention A Field of Industrial Application The present invention relates to a phase correction circuit, and is suitable for application to, for example, a switcher that switches video signals.
Ｂ発明の概要
本発明は複数のメモリ回路に入力信号を構成する情報を
順次書込んで行くと同時に書込まれた情報を基準信号の
タイミングで読み出して行くことにより、人力信号の位
相を基準信号の位相に合わせるようにした位相補正回路
とおいて、書込み又は読出しするメモリ回路のアドレス
情報とその直前に読出し又は書込みしたメモリ回路のア
ドレス情報とが一致したとき、メモリ回路を所定の数だ
け飛び越して情報を書き込むことにより、メモリ回路の
数が少ない場合でも同一のメモリ回路に対して読出しと
書込みが同時に行なわれることを未然に防止することが
できる。B Summary of the Invention The present invention sequentially writes information constituting an input signal into a plurality of memory circuits, and at the same time reads out the written information at the timing of a reference signal, thereby changing the phase of a human input signal to the reference signal. In a phase correction circuit that is adapted to match the phase of By writing information, even if the number of memory circuits is small, reading and writing to the same memory circuit can be prevented from occurring at the same time.
Ｃ従来の技術
従来ビデオ信号の切り換えに用いるスイッチャにおいて
は、ビデオ信号の垂直ブランキング期間の間でビデオ信
号を切り換えると共に、予め位相の合ったビデオ信号を
入力することによりビデオ信号を切り換えた際の再生映
像の乱れを少なくするようになされている。C. Prior Art Conventional switchers used for switching video signals switch the video signal during the vertical blanking period of the video signal, and also input video signals that are in phase with each other in advance, thereby making it possible to switch the video signal. This is done to reduce disturbances in the reproduced video.
このためビデオテープレコーダ（ＶＴＲ）及びビデオカ
メラ等の電子機器は所定の基準同期信号に対してビデオ
信号の水平同期信号及びサブキャリア信号の位相を所定
の値に設定する水平同期信号及びサブキャリア信号の位
相調整回路を備えている。For this reason, electronic devices such as video tape recorders (VTRs) and video cameras use horizontal synchronization signals and subcarrier signals that set the phases of horizontal synchronization signals and subcarrier signals of video signals to predetermined values with respect to a predetermined reference synchronization signal. Equipped with a phase adjustment circuit.
そして各電子機器に同一の基準信号を供給し、各電子機
器においてビデオ信号の位相調整を行うことにより、予
め位相の合ったビデオ信号を得るようになされている。By supplying the same reference signal to each electronic device and adjusting the phase of the video signal in each electronic device, video signals having the same phase are obtained in advance.
Ｄ発明が解決しようとする問題点
ところが、このように各電子機器で位相の調整を行って
も、この調整作業のばらつきや、変動等によってスイッ
チャに入力されるビデオ信号に位相差を生じるという問
題があった。D Problems to be Solved by the Invention However, even if the phase is adjusted in each electronic device in this way, there is a problem in that a phase difference occurs in the video signal input to the switcher due to variations or fluctuations in the adjustment work. was there.
この問題を解決するためには、ＶＴＲに適用する時間軸
補正装置（ＴＢＣ）のように、入力された各ビデオ信号
を各ビデオ信号のタイミングで例えば各画像メモリに記
録すると同時に一つの基準信号のタイミングで、これを
読出すようにすれば位相の合ったビデオ信号を得ること
ができる。In order to solve this problem, it is necessary to record each input video signal in, for example, each image memory at the timing of each video signal, such as a time base correction device (TBC) applied to a VTR, and at the same time record one reference signal. If this is read out at the correct timing, video signals in phase can be obtained.
しかしスイッチャにこのような時間軸補正装置を設ける
と、スイッチャの構成が全体として煩雑になってしまう
という問題があった。However, when a switcher is provided with such a time axis correction device, there is a problem in that the configuration of the switcher as a whole becomes complicated.
この問題を解決するために、ＴＢＣが主にＶＴＲを接続
対象として、ＶＴＲのジッタによるビデオ信号の大きな
時間軸変動に対応するために容量の大きな例えば画像メ
モリを用いる必要があるのに対し、スイッチャにおいて
はこれより時間変動の小さい位相変化を補正することを
目的としていることに注目して、画像メモリに代えて数
クロック分の小容量のメモリ回路で構成される位相補正
回路をスイッチャに設ける方法が考えられる。In order to solve this problem, TBCs are mainly connected to VTRs, and it is necessary to use a large-capacity image memory, for example, to cope with large time-base fluctuations in video signals caused by VTR jitter, whereas switchers In this paper, we focus on the fact that the purpose is to correct phase changes with smaller time fluctuations, and propose a method in which a phase correction circuit consisting of a small-capacity memory circuit for several clocks is provided in the switcher instead of the image memory. is possible.
ところがメモリ回路の数が少ないことから例えばＶＴＲ
から大きな時間軸変動を生じたビデオ信号が入力した場
合、読出しのタイミングと書込みのタイミングが大きく
ずれ、その結果同一のメモリ回路に対する読出しと書込
みを同時に行ってしまう問題がある。However, due to the small number of memory circuits, for example, VTR
When a video signal with a large time axis variation is input, there is a problem in that the read timing and write timing are largely shifted, resulting in reading and writing to the same memory circuit at the same time.
この場合、当該メモリ回路の誤動作を招き、甚しい場合
は、回路部品が破損するおそれがある。In this case, the memory circuit may malfunction, and in severe cases, the circuit components may be damaged.
本発明は以上の点を考慮してなされたものでビデオ信号
に大きな時間軸変動が生じても、同一のメモリ回路に対
して読出しと書込みが同時に行なわれない、メモリ回路
の数の少い簡易な構成の位相補正回路を提案しようとす
るものである。The present invention has been made in consideration of the above points, and is a simple system with a small number of memory circuits that does not read and write to the same memory circuit at the same time even if large time axis fluctuations occur in the video signal. This paper attempts to propose a phase correction circuit with a simple configuration.
Ｅ問題点を解決するための手段
かかる問題点を解決するため本発明においては、複数の
メモリ回路１３Ａ、１３Ｂ・・・・・・１３Ｈを所定の
順序で選択して人力信号ＶＤを構成する情報Ｄ１、Ｄ２
・・・・・・を入力信号ＶＤに基づいたタイミングで書
込んで行くと同時に、情報Ｄｉ、Ｄ２・・・・・・が書
込まれたメモリ回路１３Ａ、１３Ｂ・・・・・・１３Ｈ
を所定の順序で選択して所定の基準信号Ｒ３ＹＮＣに基
づいたタイミングで読み出して行くことにより、入力信
号ＶＤの位相を基準信号Ｒ３ＹＮＣの位相に合わせるよ
うにした位相補正回路５において、書込み又は読出しす
るために選択されたメモリ回路１３Ａ、１３Ｂ・・・・
・・１３Ｈのアドレス情報ＤＡＩ、ＤＡ２とその直前に
読出し又は書込みするために選択されたメモリ回路１３
Ａ、１３Ｂ・・・・・・１３Ｈのアドレス情報ＤＤＡ２
、ＤＤＡｌとの第１及び第２の比較情報ＤＣＩ、ＤＣ２
をメモリ回路１３Ａ、１３Ｂ・・・・・・１３Ｈの選択
を切り換えるタイミングで取り込むようになされた比較
回路部１）を具え、比較回路部１）において取り込まれ
た第１及び第２の比較情報ＤＣ１、ＤＣ２に基づいて、
書込み又は読出しするために選択されたメモリ回路１３
Ａ、１３Ｂ・・・・・・１３Ｈのアドレス情報ＤＡｉ
ＤＡ２とその直前に読出し又は書込みするために選択さ
れたメモリ回路１３Ａ、１３Ｂ・・・・・・１３Ｈのア
ドレス情報ＤＤＡ２、ＤＤＡｌとが一致した際に、メモ
リ回路１３Ａ、１３Ｂ・・・・・・１３Ｈを所定の数だ
け飛び越して入力信号ＶＤの情報ＤＩ、Ｄ２・・・・・
・を書込むようにする。E Means for Solving the Problem In order to solve this problem, in the present invention, a plurality of memory circuits 13A, 13B, . D1, D2
. . . is written at a timing based on the input signal VD, and at the same time, the memory circuits 13A, 13B, .
are selected in a predetermined order and read out at a timing based on a predetermined reference signal R3YNC, so that the phase of the input signal VD is matched to the phase of the reference signal R3YNC. Memory circuits 13A, 13B selected for...
. . 13H address information DAI, DA2 and the memory circuit 13 selected for reading or writing immediately before them
Address information DDA2 for A, 13B...13H
, DDAl and the first and second comparison information DCI, DC2
The first and second comparison information DC1 taken in in the comparison circuit part 1) is provided with a comparison circuit section 1) configured to take in the information at the timing of switching the selection of the memory circuits 13A, 13B, . . . 13H. , based on DC2,
Memory circuit 13 selected for writing or reading
Address information DAi of A, 13B...13H
When DA2 matches the address information DDA2, DDAl of the memory circuits 13A, 13B, . 13H by a predetermined number and input signal VD information DI, D2...
・Write the following.
Ｆ作用
書込み又は読出しするために選択されたメモリ回路１３
Ａ、１３Ｂ・・・・・・１３Ｈのアドレス情報ＤＡ１、
ＤＡ２と、その直前に読出し又は書込みするために選択
されたメモリ回路１３Ａ、１３Ｂ・・・・・・１３Ｈの
アドレス情報ＤＤＡ２、ＤＤＡｌとが一致するか否かを
判断することによって同一のメモリ回路１３Ａ、１３Ｂ
・・・・・・１３Ｈを同時に書込み及び読出しする直前
の段階で、同時に書込み及び読出しすることを検出する
ことができる。従つて、比較情報ＤＣＩ、ＤＣ２に基づ
いてアドレス情報ＤＡＩ、ＤＡ２がアドレス情報ＤＤＡ
Ｉ、ＤＤＡ２に一致した際に、メモリ回路１３Ａ、１３
Ｂ・・・・・・１３Ｈを所定の数だけ飛び越して書込む
ようにしたので、同一のメモリ回路１３Ａ、１３Ｂ・・
・・・・１３Ｈに対して読出しと書込みが同時に行なわ
れることを未然に防止することができ、かくしてメモリ
回路の数の少ない、全体として簡易な構成の位相補正回
路を得ることができる。F-action Memory circuit 13 selected for writing or reading
A, 13B...13H address information DA1,
The same memory circuit 13A is determined by determining whether DA2 matches the address information DDA2, DDAl of the memory circuit 13A, 13B, . , 13B
... Simultaneous writing and reading can be detected immediately before writing and reading 13H simultaneously. Therefore, based on the comparison information DCI and DC2, the address information DAI and DA2 are the address information DDA.
When I and DDA2 match, memory circuits 13A and 13
B...13H is skipped by a predetermined number of times, so the same memory circuits 13A, 13B...
. . . 13H can be prevented from being read and written simultaneously, and thus a phase correction circuit with a small number of memory circuits and a simple structure as a whole can be obtained.
Ｇ実施例 以下図面と共に、本発明の一実施例について詳述する。G example An embodiment of the present invention will be described in detail below with reference to the drawings.
第２図において１は本発明による位相補正回路を用いた
スイッチャを示し、基準同期信号Ｒ３ＹＮＣを介して同
期結合した例えばＶＴＲ２及び３、ビデオカメラ４から
出力されるビデオ信号ＶＤＩ、ＶＤ２、ＶＤ３・・・・
・・ＶＤＮをそれぞれ位相補正回路５Ａ、５Ｂ、５Ｃ・
・・・・・５Ｘに受ける。因に、このときアナログ信号
で構成されたコンポジットビデオ信号は、アナログ／デ
ィジタル変換回路６Ａ、６Ｂ、６Ｃ・・・・・・６Ｘを
介してディジタル信号で構成されたディジタルビデオ信
号に変換された後、位相補正回路５Ａ、５Ｂ、５Ｃ・・
・・・・５Ｘに入力される。In FIG. 2, reference numeral 1 indicates a switcher using a phase correction circuit according to the present invention, in which video signals VDI, VD2, VD3, etc. output from, for example, VTRs 2 and 3, a video camera 4, which are synchronously coupled via a reference synchronization signal R3YNC, are shown.・・・
・・VDN using phase correction circuits 5A, 5B, 5C respectively・
...Receive 5X. Incidentally, at this time, the composite video signal composed of analog signals is converted into a digital video signal composed of digital signals via analog/digital conversion circuits 6A, 6B, 6C, . . . 6X. , phase correction circuits 5A, 5B, 5C...
...Input to 5X.
位相補正回路５Ａ、５Ｂ、５Ｃ・・・・・・５Ｘは、基
準信号として外部から供給される基準同期信号Ｒ３ＹＮ
Ｃ及び基準同期信号Ｒ３ＹＮＣに基づいてクロック信号
発生回路７において合成された基準クロック信号ＲＣＫ
（１クロック周期が例えば７０（ｎｓｅｃ）でなる）
を受け、基準同期信号Ｒ３ＹＮＣに位相の合ったビデオ
信号ＶＤＳ １、ＶＤＳ ２、ＶＤＳ３・・・・・・Ｖ
ＤＳＮを切換回路８に出力する。The phase correction circuits 5A, 5B, 5C...5X receive a reference synchronization signal R3YN supplied from the outside as a reference signal.
Reference clock signal RCK synthesized in clock signal generation circuit 7 based on C and reference synchronization signal R3YNC
(One clock period is, for example, 70 (nsec))
video signals VDS 1, VDS 2, VDS3...V that are in phase with the reference synchronization signal R3YNC.
DSN is output to the switching circuit 8.
切換図ＮＬ８は、マトリックス方式の選択回路で構成さ
れ、ビデオ信号ＶＤＳ Ｌ、ＶＤＳ２、ＶＤＳ３・・・
・・・ＶＤＳＮを各入力線Ｗ１． 、Ｗｌ、 、Ｗｌ、
・・・・・・ＷＩＮに受けると共に、各出力線ＷＯ，、
ＷＯオ、ＷＯ３川・・・ＷＯＭを出力回路９Ａ、９Ｂ・
・・・・・９χに接続する。The switching diagram NL8 is composed of a matrix type selection circuit, and selects the video signals VDS L, VDS2, VDS3, . . .
...VDSN to each input line W1. ,Wl, ,Wl,
・・・・・・In addition to receiving WIN, each output line WO,...
WO O, WO3 River... WOM output circuits 9A, 9B.
...Connect to 9χ.
従って例えば接続をクロスポイントＸ１）からＸ２−２
に切り換えることにより、出力回路９Ｂを介して出力信
号をビデオ信号ＶＤＳ １からＶＤＳ２に切り換えて出
力することができる。Therefore, for example, connect from crosspoint X1) to X2-2
By switching, the output signal can be switched from the video signal VDS1 to VDS2 and outputted via the output circuit 9B.
因に、出力回路９Ａ、９Ｂ・・・・・・９Ｘは、ディジ
タル／アナログ変換回路（図示せず）を具え、必要に応
じて切換回路８を介してし得られるディジタルビデオ信
号をアナログ信号で構成されるコンポジットビデオ信号
に変換することができる。Incidentally, the output circuits 9A, 9B, . can be converted into a composite video signal.
この実施例の場合、第１図に示すように、各位相補正回
路５Ａ、５Ｂ、５Ｃ・・・・・・５ＸはＴＢＣ部１０及
び比較回路部１）で構成され、例えば８ビツトのビデオ
情報Ｄ１、Ｄ２・・・・・・の連続で構成されるディジ
タルビデオ信号ＶＤをＴＢＣ部１０に受け、基準同期信
号Ｒ３ＹＮＣに位相を合わせて出力する。In this embodiment, as shown in FIG. 1, each phase correction circuit 5A, 5B, 5C, . The TBC unit 10 receives a digital video signal VD consisting of a series of D1, D2, .
このためＴＢＣ部１０は、例えば８ビツトのフリップフ
ロップ回路で各々構成された８個のメモリ回路１３Ａ、
１３Ｂ・・・・・・１３Ｈを備え、ビデオ信号Ｄ１、Ｄ
２・・・・・・（第３図（Ａ））を当該ビデオ信号ＶＤ
の同期信号ＷＳＹＮＣに基づいて形成された書込みクロ
ック信号ＷＣＫ （第３図（Ｂ））のタイミングで、所
定のメモリ回路１３Ａから開始して順次メモリ回路１３
Ａ〜１３Ｈに循環して記録する（第３図（Ｃ））。同時
にメモリ回路１３Ａ〜１３Ｈに記録されたビデオ情報Ｄ
１、Ｄ２・・・・・・を基準同期信号Ｒ５ＹＮＣに基づ
いて形成された基準クロック信号ＲＣＫ （第３図（Ｄ
））のタイミングで読出して出力する（第３図（Ｅ））
。For this reason, the TBC unit 10 includes eight memory circuits 13A each configured with an 8-bit flip-flop circuit, for example;
13B...13H, video signals D1, D
2... (Figure 3 (A)) as the video signal VD
At the timing of the write clock signal WCK (FIG. 3(B)) generated based on the synchronization signal WSYNC of
Recording is performed by cycling from A to 13H (Fig. 3(C)). Video information D recorded in memory circuits 13A to 13H at the same time
1, D2, etc. are the reference clock signal RCK formed based on the reference synchronization signal R5YNC (Fig. 3 (D
)) Read and output at the timing of (Fig. 3 (E))
.
このためＴＢＣ部１０においては、入力されたビデオ信
号ＶＤの同期信号ＷＳＹＮＣをクロック信号発生回路１
４に受け、書込みクロック信号ＷＣＫを形成する。Therefore, in the TBC unit 10, the synchronization signal WSYNC of the input video signal VD is transmitted to the clock signal generation circuit 1.
4 and forms the write clock signal WCK.
アドレスジェネレータ回路１４は書込みクロック信号Ｗ
ＣＫ及び同期信号ＷＳＹＮＣを受け、書込みクロック信
号ＷＣＫのタイミングで例えば同期信号ＷＳＹＮＣの立
ち下りのタイミングで出力される情報Ｄ１がメモリ回路
１３Ａに書込まれるように、メモリ回路１３Ａから開始
して順次メモリ回路１３Ａ〜１３Ｈを循環して指定する
第４図に示すようなアドレス情報ＤＡＩを出力する。The address generator circuit 14 receives the write clock signal W.
CK and the synchronization signal WSYNC, the memory is sequentially written starting from the memory circuit 13A so that the information D1 output at the timing of the write clock signal WCK, for example, at the falling edge of the synchronization signal WSYNC, is written into the memory circuit 13A. The circuits 13A to 13H are circulated to output designated address information DAI as shown in FIG.
従って選択回路１５は当該アドレス情報ＤＡＩに基づい
て第５図において矢印すで示す方向にメモリ回路１３Ａ
〜１３Ｈを選択しながら書込みクロック信号ＷＣＫのタ
イミングでビデオ情報Ｄｉ、Ｄ２・・・・・・を順次記
録して行く。Therefore, the selection circuit 15 moves the memory circuit 13A in the direction already indicated by the arrow in FIG. 5 based on the address information DAI.
-13H are selected and video information Di, D2, . . . are sequentially recorded at the timing of the write clock signal WCK.
これに対してアドレスジェネレータ回路１６は、基準同
期信号Ｒ３ＹＮＣ及び基準クロック信号ＲＣＫに基づい
て例えば基準同期信号Ｒ３ＹＮＣの立ち下がりのタイミ
ングで同期信号ＷＳＹＮＣの立ち下がりのタイミングの
情報Ｄ１が書込まれたメモリ回路１３Ａを選択するよう
にメモリ回路１３Ａから開始してメモリ回路１３Ａ−１
３Ｈを循環して指定する第４図に示すようなアドレス情
報ＤＡ２を出力する。On the other hand, the address generator circuit 16 has a memory in which information D1 about the fall timing of the synchronization signal WSYNC is written, for example, at the fall timing of the reference synchronization signal R3YNC based on the reference synchronization signal R3YNC and the reference clock signal RCK. Starting from memory circuit 13A, memory circuit 13A-1 is selected so as to select circuit 13A.
Address information DA2 as shown in FIG. 4, which is designated by cycling through 3H, is output.
従って選択回路１７は、当該アドレス情報ＤＡ２に基づ
いて第５回において矢印ａで示す方向にメモリ回路１３
Ａ−１３Ｈを循環して選択しながら基準クロック信号Ｒ
ＣＫのタイミングでビデオ情報ＤＩ、Ｄ２・・・・・・
を読み出し、ビデオ信号ＶＤ８として出力する（第３図
（Ｅ））。Therefore, the selection circuit 17 moves the memory circuit 13 in the direction shown by the arrow a in the fifth time based on the address information DA2.
The reference clock signal R is selected by cycling through A-13H.
Video information DI, D2 at the timing of CK...
is read out and output as a video signal VD8 (FIG. 3(E)).
以上の構成に加えて、第１図の位相補正回路においては
、アドレス情報ＤＡＩ及びＤＡ２を比較回路部１）に受
ける。In addition to the above configuration, in the phase correction circuit shown in FIG. 1, address information DAI and DA2 are received by the comparator circuit section 1).
比較回路部１）においては、書込みクロック信号Ｗ Ｃ
Ｋに基づいて動作する３ビツトのフリップフロップ回路
で構成されたラッチ回路２１にアドレス情報ＤＡ２を受
け、書込みクロック信号ＷＣＫのタイミングで１周期遅
延したアドレス情報ＤＤＡ２を比較回路２２に出力する
。In the comparator circuit section 1), the write clock signal W C
A latch circuit 21 constituted by a 3-bit flip-flop circuit operating based on the clock signal WCK receives the address information DA2, and outputs the address information DDA2 delayed by one cycle at the timing of the write clock signal WCK to the comparison circuit 22.
比較回路２２は１周期遅延したアドレス情報ＤＤＡ２及
び書込み用のアドレス情報ＤＡＩとを比較し、当該アド
レス情報ＤＤＡ２及びＤＡＩとが一致したとき例えば論
理ｒＨＪに立ち上る比較情報ＤＣＩをフリップフロップ
回路２３に出力する。The comparison circuit 22 compares the address information DDA2 delayed by one cycle and the write address information DAI, and outputs comparison information DCI that rises to logic rHJ, for example, to the flip-flop circuit 23 when the address information DDA2 and DAI match. .
すなわち第３図において、基準同期信号Ｒ３ＹＮＣに対
するビデオ信号ＶＤ（第３図（Ａ））の位相差が大きく
なって書込みクロック信号ＷＣＫの周期が小さくなると
、第６図で矢印Ｃで示すように、読出し動作を行うメモ
リ回路１３Ａ〜１３Ｈに対して書込み動作を行うメモリ
回路１３Ａ〜１３Ｈが追い着いて行くようになる。That is, in FIG. 3, when the phase difference between the video signal VD (FIG. 3(A)) and the reference synchronization signal R3YNC becomes large and the cycle of the write clock signal WCK becomes small, as shown by arrow C in FIG. Memory circuits 13A to 13H that perform write operations catch up with memory circuits 13A to 13H that perform read operations.
このとき例えばアドレス情報ＤＡ２としてメモリ回路１
３Ａを指定するデータｒｏ ＯＯＪが出力されたとき、
ラッチ回路２１からはアドレス情報ＤＤＡ２としてメモ
リ回路１３Ｈを指定するデータｒｌ ｌ ＩＪが書込み
クロック信号ＷＣＫのタイミングで出力される。At this time, for example, as address information DA2, memory circuit 1
When data ro OOJ specifying 3A is output,
The latch circuit 21 outputs data rl l IJ specifying the memory circuit 13H as the address information DDA2 at the timing of the write clock signal WCK.
このとき書込み用のアドレス情報ＤＡＩとしてメモリ回
路１３Ｈを指定するデータｒｌ ｌ ＩＪが出力される
と、比較回路２２は比較情報ＤＣＩを論理「Ｈ」に立ち
上げる。At this time, when data rl l IJ specifying the memory circuit 13H is output as address information DAI for writing, the comparison circuit 22 raises the comparison information DCI to logic "H".
すなわち書込み動作が早くなって同一のメモリ回路を同
時に読出し及び書込みするようになる直前まで書込み動
作が接近すると、比較情報ＤＣＩが論理「Ｈ」に立ち上
がる。That is, when the write operation becomes faster and approaches the point where the same memory circuit is read and written at the same time, the comparison information DCI rises to logic "H".
フリップフロップ回路２３は読出し用の基準クロック信
号ＲＣＫに基づいて動作し、比較情報Ｄ１を基準クロッ
ク信号ＲＣＫのタイミングでアドレスジェネレータ回路
１５に出力する。The flip-flop circuit 23 operates based on the read reference clock signal RCK, and outputs the comparison information D1 to the address generator circuit 15 at the timing of the reference clock signal RCK.
アドレスジェネレータ回路１５は比較情報Ｄｅｌが論理
「Ｈ」に立ち上ると、アドレス情報ＤＡ１の最上位ビッ
トを反転させて出力するようになされている。The address generator circuit 15 is configured to invert and output the most significant bit of the address information DA1 when the comparison information Del rises to logic "H".
従ってこの場合アドレス情報ＤＡＩをデータ「０００」
からデータｒｌｏＯＪにジャンプして出力し、これに伴
って第７図に示すようにメモリ回路１３Ａに書込まれる
順番のビデオ情報Ｄ１５がメモリ回路１３Ｅに飛び越し
て書き込まれる（第７図（Ａ）、（Ｂ）及び（Ｃ））。Therefore, in this case, address information DAI is set to data "000".
The video information D15 jumps to the data rloOJ and outputs it, and accordingly, as shown in FIG. 7, the video information D15 in the order to be written to the memory circuit 13A is skipped and written to the memory circuit 13E (FIG. 7(A), (B) and (C)).
従って入力するビデオ信号ＶＤの位相が進んで書込み動
作が早くなり同一のメモリ回路を同時に読出し及び書込
みするようなタイミングになっても、未然に同一のメモ
リ回路を同時に読出し及び書込みすることを防止するこ
とができる。Therefore, even if the phase of the input video signal VD advances and the write operation becomes faster and the timing is reached to read and write to the same memory circuit at the same time, reading and writing to the same memory circuit at the same time is prevented. be able to.
因に出力されるビデオ信号ＶＤＳとしては、飛び越した
メモリ回路１３Ａ〜１３Ｄに本来書込まれるはずのビデ
オ情報Ｄ１）〜Ｄ１３が欠落したビデオ信号ＶＤＳが得
られる（第７図（Ｄ）及び（Ｅ））。Incidentally, the output video signal VDS is a video signal VDS in which video information D1) to D13, which should originally be written to the skipped memory circuits 13A to 13D, is missing (see FIGS. 7(D) and (E)). )).
実際には、ラッチ回路２１を読出し動作のタイミングに
接近して来る書込みクロック信号ＷＣＫで動作させ、比
較情報ＤＣ１をこれとは逆の読出し用の基準クロック信
号ＲＣＫでラッチするようにしたため、読出しするメモ
リ回路に書込みするメモリ回路が極く接近するまで比較
情報ＤＣ１は出力されない。さらに、ラッチ回路２１に
おいてはアドレス情報ＤＡ２のラッチ動作が書込みクロ
ック信号ＷＣＫに対して約５〜１０ （ｎｓｅｃ）だけ
遅延するので、さらにラッチ回路２１から出力される比
較情報ＤＣＩは、その出力が遅れることとなる。In reality, the latch circuit 21 is operated with the write clock signal WCK approaching the timing of the read operation, and the comparison information DC1 is latched with the opposite read reference clock signal RCK, so that the read operation is not performed. Comparison information DC1 is not output until the memory circuit to which data is to be written is very close to the memory circuit. Furthermore, in the latch circuit 21, the latch operation of the address information DA2 is delayed by about 5 to 10 (nsec) with respect to the write clock signal WCK, so the comparison information DCI output from the latch circuit 21 is further delayed in its output. That will happen.
従って同一のメモリ回路を同時に書込み及び読出しする
直前まで位相補正を行うようになるので、メモリ回路の
数に対して広い範囲で位相ずれを補正することができる
。Therefore, phase correction is performed until just before writing and reading data are simultaneously written to and read from the same memory circuit, so that phase shifts can be corrected over a wide range of the number of memory circuits.
さらに第１図の位相補正回路においては、読出し用の基
準クロック信号ＲＣＫで動作するラッチ回路２４にアド
レス情報ＤＡＩを受け、読出し用の基準クロック信号Ｒ
ＣＫのタイミングで１周期遅延したアドレス情報ＤＤＡ
１を出力する。Further, in the phase correction circuit shown in FIG. 1, the latch circuit 24 operated by the read reference clock signal RCK receives the address information DAI, and receives the read reference clock signal RCK.
Address information DDA delayed by one cycle at CK timing
Outputs 1.
比較回路２５は、アドレス情報ＤＤＡｌ及びＤＡ２との
比較情報ＤＣ２を、書込みクロック信号ＷＣＫに基づい
て動作するフリップフロップ回路２６に出力する。Comparison circuit 25 outputs comparison information DC2 with address information DDAl and DA2 to flip-flop circuit 26 that operates based on write clock signal WCK.
従って第８図に示すように第６図の場合とは逆に位相変
動して矢印ｄで示すように書込み動作を行うメモリ回路
１３Ａ〜１３Ｈに対して読出し動作を行うメモリ回路１
３Ａ〜１３Ｈが追い着くようになると、例えばアドレス
情報ＤＡＩとしてメモリ回路１３Ｂを指定するデータｒ
ｏ０１ｊが出力されたとき、ラッチ回路２４からはアド
レス情報ＤＤＡ １としてデータｒｏ ＯＯＪが得られ
る。Therefore, as shown in FIG. 8, the memory circuit 1 performs a read operation for the memory circuits 13A to 13H that perform a write operation with a phase change opposite to the case of FIG. 6 as shown by the arrow d.
When 3A to 13H catch up, for example, data r specifying memory circuit 13B as address information DAI.
When o01j is output, data ro OOJ is obtained from the latch circuit 24 as address information DDA 1.
当該アドレス情報ＤＤＡＩに対してアドレス情報ＤＡ２
がデータｒｏ ＯＯＪになると、比較回路２５はフリッ
プフロップ回路２６を介して比較情報ＤＣ２を出力し、
書込み用のアドレス情報ＤＡ１の最上位ビットを反転さ
せる。Address information DA2 for the address information DDAI
When becomes data ro OOJ, the comparison circuit 25 outputs comparison information DC2 via the flip-flop circuit 26,
The most significant bit of write address information DA1 is inverted.
従って第９図に示すようにメモリ回！１３Ａ〜１３Ｈに
おいて、書き込むメモリ回路１３Ａ〜１３Ｈに読み出す
メモリ回路１３Ａ〜１３Ｈが接近して一致する直前にな
ると比較情１Ｄｃ２が論理ｒＨＪに立ち上ることにより
、書込み及び読出しするメモリ回路の接近を検出し、例
えばメモリ回路１３Ａから１３Ｄに飛び越して情報Ｄｉ
、Ｄ２・・・・・・を書込んで行くことになる（第９図
（Ａ）、（Ｂ）及び（Ｃ））。Therefore, as shown in Figure 9, the memory times! In 13A to 13H, when the memory circuits 13A to 13H to be read approach the memory circuits 13A to 13H to be written and are about to match, the comparison information 1Dc2 rises to logic rHJ, thereby detecting the approach of the memory circuits to be written and read, For example, the information Di jumps from the memory circuit 13A to 13D.
, D2... (Fig. 9 (A), (B), and (C)).
従って入力するビデオ信号ＶＤの位相が遅れて書込み動
作が遅くなって行き、同一のメモリ回路を同時に読出し
及び書込みするようなタイミングになっても、未然に同
一のメモリ回路を同時に読出し及び書込みすることを防
止することができる。Therefore, even if the phase of the input video signal VD is delayed and the write operation becomes slow, and the timing comes to read and write to the same memory circuit at the same time, it is impossible to read and write to the same memory circuit at the same time. can be prevented.
因に飛び越した後に出力されるビデオ信号ＶＤＳとして
は、飛び越したメモリ回路１３Ａ〜１３Ｄに相当する期
間に、例えば１周期前に書込まれたビデオ情報Ｄ−５〜
Ｄ−２が挿入されて、基準クロック信号ＲＣＫに同期し
たタイミングで出力されることとなる（第７図（Ｄ）及
び（Ｅ））。Incidentally, the video signal VDS output after skipping is the video information D-5 to D-5 written one cycle earlier, for example, in the period corresponding to the skipped memory circuits 13A to 13D.
D-2 is inserted and output at a timing synchronized with the reference clock signal RCK (FIGS. 7(D) and (E)).
第９図の場合、第７図の場合とは逆方向にメモリ回路１
３Ａ〜１３Ｈの読出し及び書込み動作が接近し、これに
対応して第７図の場合とは逆に読出し用の基準クロック
信号ＲＣＫのタイミングでラッチ回路２４を動作させ、
書込みクロック信号ＷＣＫのタイミングでフリップフロ
ップ回路２６を動作させるようにしている。さらに第７
図の場合と同様にラッチ回路２４において、アドレス情
報ＤＡＩのラッチ動作が、読出し用の基準クロック信号
ＲＣＫに対して約５〜１０ （ｎｓｅｃ）の間遅延する
。In the case of FIG. 9, the memory circuit 1 is
The read and write operations of 3A to 13H are approaching, and in response to this, the latch circuit 24 is operated at the timing of the read reference clock signal RCK, contrary to the case of FIG.
The flip-flop circuit 26 is operated at the timing of the write clock signal WCK. Furthermore, the seventh
As in the case shown in the figure, in the latch circuit 24, the latching operation of the address information DAI is delayed by about 5 to 10 (nsec) with respect to the read reference clock signal RCK.
従って同一のメモリ回路１３Ａ〜１３Ｈを同時に読出し
及び書込みするようになる直前で書込み動作の接近を検
出することができるので、第７図の場合と同様に広い位
相補正の範囲を得ることができる。Therefore, since it is possible to detect the approach of a write operation immediately before the same memory circuits 13A to 13H are read and written simultaneously, a wide range of phase correction can be obtained as in the case of FIG.
さらに第１図の実施例の場合、ウィンド回路３０に同期
信号ＷＳＹＮＣ及び基準同期信号Ｒ３ＹＮＣを受ける。Furthermore, in the case of the embodiment shown in FIG. 1, the window circuit 30 receives a synchronization signal WSYNC and a reference synchronization signal R3YNC.
ウィンド回路３０はカウンタを具え、第１０図に示すよ
うに基準同期信号Ｒ３ＹＮＣが立ち下る時点ｔ１から所
定時間経過して時点ｔ２で立ち上つた後、時点ｔ４で立
ち下るウィンド信号ＷＩＮＤを作成する（第１０図（Ａ
）及び（Ｂ））。書込み用の同期信号ＷＳＹＮＣの立ち
下りの時点ｔ３がウィンド信号ＷＩＮＤの立ち上り期間
ＴＩの間にあれば（第１０図（Ｃ））、表示袋Ｗ３１を
介して、操作パネル上に取り付けられたインジケータ４
０の例えば緑色の発光ダイオード４１を点灯させる。こ
れに対して、ビデオ信号ＶＤＳに位相変動が生じてウィ
ンド信号ＷＩＮＤが立ち上る時点ｔ２より前に、同期信
号ＷＳＹＮＣが立ち下った場合、緑色の発光ダイオード
４１の左側に配置されて三角形状に発光する赤色の発光
ダイオード４２を発光させる。The window circuit 30 includes a counter, and generates a window signal WIND that rises at time t2 after a predetermined time has elapsed from time t1 at which the reference synchronization signal R3YNC falls, and then falls at time t4, as shown in FIG. Figure 10 (A
) and (B)). If the falling time t3 of the writing synchronization signal WSYNC is during the rising period TI of the window signal WIND (FIG. 10(C)), the indicator 4 attached to the operation panel is displayed via the display bag W31.
For example, the green light emitting diode 41 of 0 is turned on. On the other hand, if the synchronizing signal WSYNC falls before time t2 when the video signal VDS undergoes a phase fluctuation and the window signal WIND rises, the green light emitting diode 41 is placed to the left and emits light in a triangular shape. The red light emitting diode 42 is made to emit light.
これとは逆にビデオ信号ＶＤＳに位相変動が生じてウィ
ンド信号ＷＩＮＤが立ち下る時点ｔ４より遅れて同期信
号ＷＳＹＮＣが立ち下った場合、緑色の発光ダイオード
４１の右側に配置されて赤色の発光ダイオード４２と逆
向で同一形状に発光する赤色の発光ダイオード４３を発
光させる。On the contrary, if a phase fluctuation occurs in the video signal VDS and the synchronizing signal WSYNC falls later than the time t4 when the window signal WIND falls, the red light emitting diode 42 is placed on the right side of the green light emitting diode 41. The red light emitting diode 43 that emits light in the same shape in the opposite direction is made to emit light.
このウィンド信号の立ち上り期間Ｔ１は、上述のメモリ
回路１３Ａ〜１３Ｈの書き込みの順番を飛び越すように
基準同期信号Ｒ３ＹＮＣに対してビデオ信号ＶＤのタイ
ミングが遅れ又は進んだ際にそれぞれ赤色の発光ダイオ
ード４２及び４３が発光するようになされ、飛び越しを
起こさない範囲で位相変動が生じている場合は緑色の発
光ダイオード４１が発光するようになされている。The rising period T1 of this window signal occurs when the timing of the video signal VD is delayed or advanced with respect to the reference synchronization signal R3YNC so as to skip the writing order of the above-mentioned memory circuits 13A to 13H. 43 is designed to emit light, and when a phase variation occurs within a range that does not cause skipping, the green light emitting diode 41 is designed to emit light.
従ってオペレータは、例えばＶＴＲの水平同期信号及び
サブキャリア信号の位相調整ツマミを操作して、この緑
色の発光ダイオード４１が点燈するようにスイッチャに
入力するビデオ信号ＶＤのタイミングを予め調整しさえ
すれば、ビデオ信号ＶＤの位相を基準同期信号Ｒ３ＹＮ
Ｃの位相に合わせることができる位相変動の補正可能な
範囲内にビデオ信号ＶＤの位相を設定することができる
。Therefore, the operator only has to adjust the timing of the video signal VD input to the switcher in advance so that this green light emitting diode 41 lights up, for example by operating the horizontal synchronization signal and subcarrier signal phase adjustment knobs of the VTR. For example, the phase of the video signal VD is set as the reference synchronization signal R3YN.
The phase of the video signal VD can be set within a range in which phase fluctuations can be corrected to match the phase of the video signal VD.
以上の構成において、緑色の発光ダイオード４１が点燈
するように先ず水平同期信号及びサブキャリア信号の位
相調整を行うことにより、位相補正回路５においてビデ
オ信号ＶＤを基準同期信号Ｒ３ＹＮＣの位相を合わせる
ことのできる範囲にビデオ信号ＶＤの位相を設定するこ
とができる。In the above configuration, by first adjusting the phase of the horizontal synchronization signal and the subcarrier signal so that the green light emitting diode 41 lights up, the phase correction circuit 5 adjusts the phase of the video signal VD to the reference synchronization signal R3YNC. The phase of the video signal VD can be set within a range where it is possible.
このときＶＴＲ等２．３及び４から出力されるビデオ信
号ＶＤＩ〜ＶＤＮのビデオ情報Ｄ１、Ｄ２・・・・・・
は位相補正回路５において、所定のメモリ回路１３Ａか
ら順番にメモリ回路１３Ａ−１３Ｈに書込まれて行く。At this time, video information D1, D2 of video signals VDI to VDN output from VTRs 2.3 and 4, etc.
are sequentially written to memory circuits 13A to 13H in the phase correction circuit 5 starting from a predetermined memory circuit 13A.
同時に、基準同期信号Ｒ３ＹＮＣのタイミングで所定の
メモリ回路１３Ａから順番にメモリ回路１３Ａ〜１３Ｈ
に書込まれたビデオ情報Ｄ１、Ｄ２・・・・・・が読み
出されて行くことにより、基準同期信号Ｒ３ＹＮＣに位
相の合ったビデオ信号ＶＤＳが切換回路８に出力される
。At the same time, at the timing of the reference synchronization signal R3YNC, the memory circuits 13A to 13H are sequentially selected from the predetermined memory circuit 13A.
As the video information D1, D2, .
さらに切換回路８において、所望のクロスポイントＸＩ
４及びＸ！−２を選択してオン操作することにより、基
準同期信号Ｒ３ＹＮＣに位相の合ったビデオ信号ＶＤＳ
１〜ＶＤＳＮの間で出力回路９Ａ〜９Ｘに出力される
ビデオ出力が切り換り、かくして当該出力回路９Ａ〜９
Ｘを介して基準同期信号Ｒ３ＹＮＣに位相の合ったビデ
オ信号■０１〜ＶＯＮを得ることができる。Furthermore, in the switching circuit 8, the desired cross point
4 and X! -2 is selected and turned on, the video signal VDS whose phase matches the reference synchronization signal R3YNC
1 to VDSN, the video outputs output to the output circuits 9A to 9X are switched, and thus the output circuits 9A to 9
Video signals 01 to VON that are in phase with the reference synchronization signal R3YNC can be obtained through X.
ここで例えばＶＴＲ２及び３にジッタが生じてビデオ信
号ＶＤＩ〜ＶＤＮの位相が位相補正回路５Ａ〜５Ｘの補
正可能な範囲を越えて大きくずれた場合、同一のメモリ
回路を同時に読出し及び書込みする直前で比較情報ＤＣ
１及びＤＣ２が得られ、これに基づいてメモリ回路１３
Ａ〜１３Ｈを所定の数だけ飛び越して入力信号ＶＤの情
報Ｄ１、Ｄ２・・・・・・が続出しするメモリ回路１３
Ａ〜１３Ｈとは異なるメモリ回路１３Ａ〜１３Ｈに書き
込まれる。For example, if jitter occurs in the VTRs 2 and 3 and the phase of the video signals VDI to VDN greatly deviates beyond the range that can be corrected by the phase correction circuits 5A to 5X, immediately before reading and writing to the same memory circuit at the same time, Comparison information DC
1 and DC2 are obtained, and based on this, the memory circuit 13
A memory circuit 13 in which information D1, D2, .
It is written into memory circuits 13A-13H different from A-13H.
以上の構成によれば、同一のメモリ回路を同時に読出し
及び書込みするようになる直前でこれを検出し、読み出
すメモリ回路とは別のメモリ回路に書き込むようにした
ので、同一のメモリ回路を同時に読出し及び書込みする
のを未然に防止することができ、その結果少ないメモリ
回路を用いた簡易な構成の位相補正回路を得ることがで
きる。According to the above configuration, this is detected immediately before the same memory circuit is read and written at the same time, and the writing is performed in a memory circuit different from the memory circuit to be read, so that the same memory circuit can be read and written at the same time. As a result, it is possible to obtain a phase correction circuit with a simple configuration using a small number of memory circuits.
従って全体として簡易な構成で、位相の合ったビデオ信
号を切換えて出力するスイッチャを得ることができる。Therefore, it is possible to obtain a switcher that switches and outputs video signals that are in phase with each other with a simple configuration as a whole.
さらに上述の実施例においては読出し及び書込みのアド
レス情報ＤＡＩ及びＤＡ２をそれぞれ書込みクロック信
号ＷＣＫ及び読出し用の基準クロック信号ＲＣＫでラッ
チした後、比較情報ＤＣＩ及びＤＣ２をこれとは逆の基
準クロック信号ＲＣＫ及び書込みクロック信号ＷＣＫの
タイミングでフリップフロップ回路２３及び２６に取り
込むようにしたのでビデオ信号の位相のずれを補正する
範囲を広（することができる。Further, in the above embodiment, after the read and write address information DAI and DA2 are latched with the write clock signal WCK and the read reference clock signal RCK, respectively, the comparison information DCI and DC2 are latched with the opposite reference clock signal RCK. Since the signal is taken into the flip-flop circuits 23 and 26 at the timing of the write clock signal WCK, it is possible to widen the range in which the phase shift of the video signal can be corrected.
さらに上述の実施例においては、入力するビデオ信号の
位相が、補正可能な範囲内にあることをインジケータで
確認することができるので、予め各電子機器において行
われるビデオ信号の位相調整を従来に比して一段と簡易
に行うことができる。Furthermore, in the above-described embodiment, it is possible to confirm with the indicator that the phase of the input video signal is within the range that can be corrected, so that the phase adjustment of the video signal performed in each electronic device can be compared with the conventional method. This can be done even more easily.
さらに上述の位相補正回路においては、各メモリ回路を
フリップフロップ回路で構成したことにより、当該位相
補正回路全体を容易にＩＣ化することができ、かくする
につきスイッチャ全体として小型で簡易な構成にするこ
とができる。Furthermore, in the above-mentioned phase correction circuit, since each memory circuit is configured with a flip-flop circuit, the entire phase correction circuit can be easily integrated into an IC, thereby making the switcher as a whole small and simple in structure. be able to.
なお上述の実施例においては、フリップフロップ回路で
構成された８個のメモリ回路を用いた場合について述べ
たが、メモリ回路の構成及び数はこれに限らず、広く適
用することができる。In the above-described embodiment, a case has been described in which eight memory circuits constituted by flip-flop circuits are used, but the configuration and number of memory circuits are not limited to this, and can be widely applied.
また入力するビデオ信号を構成するビデオ情報のビット
数も８ビツトに限らず、種々のビット数のものに適用す
ることができる。Furthermore, the number of bits of video information constituting the input video signal is not limited to 8 bits, but can be applied to various numbers of bits.
さらに上述の実施例においては、比較情報ＤＣ１及びＤ
Ｃ２が得られた際に４つのメモリ回路を飛び越すように
した場合について述べたが、飛び越す数はこれに限らず
、例えばメモリ回路全体の数に応じて種々の値に設定す
ることができる。Furthermore, in the above embodiment, the comparison information DC1 and D
Although the case has been described in which four memory circuits are skipped when C2 is obtained, the number to be skipped is not limited to this, and can be set to various values depending on the total number of memory circuits, for example.
また、インジケータの表示に緑色及び赤色の発光ダイオ
ードを用いた場合について述べたが、表示手段はこれに
限らず種々の表示手段を広く適用することができる。Furthermore, although a case has been described in which green and red light emitting diodes are used to display the indicator, the display means is not limited to this, and various display means can be widely applied.
さらに上述の実施例においては、本発明による位相補正
回路をビデオ信号を切り換えるスイッチャに適用した場
合について述べたが、本発明はこさに限らず種々の信号
を切り換えて出力するスイッチャやさらにスイッチャに
限らず種々の電子機器に広く適用することができる。Furthermore, in the above-described embodiments, a case has been described in which the phase correction circuit according to the present invention is applied to a switcher that switches video signals. It can be widely applied to various electronic devices.
Ｈ発明の効果
以上のように本発明によれば、少ないメモリ回路を用い
た場合でも、同一のメモリ回路を同時に読出し及び書込
みすることを未然に防止することができるので、−段と
簡易な構成の位相補正回路を得ることができる。H Effects of the Invention As described above, according to the present invention, even when a small number of memory circuits are used, simultaneous reading and writing to the same memory circuit can be prevented, resulting in a much simpler configuration. A phase correction circuit can be obtained.
第１図は本発明による位相補正回路の一実施例を示すブ
ロック図、第２図は第１図の位相補正回路を適用したス
イッチャを示すブロック図、第３図はその動作の説明に
供するタイムチャート、第４図は第１図の位相補正回路
のメモリ回路のアドレスを示す図表、第５図及び第６図
は第１図の位相補正回路の動作の説明に供する路線図、
第７図は第１図の位相補正回路のメモリ回路の切換動作
の説明に供するタイムチャート、第８図は第１図の位相
補正回路の動作の説明に供する路線図、第９図は第１図
の位相補正回路のメモリ回路の切換動作の説明に供する
タイムチャート、第１０図は第１図の位相補正回路の動
作の説明に供するタイムチャート、第１）図はそのイン
ジケータの正面図である。
１・・・・・・スイッチャ、５．５Ａ、５Ｂ、５Ｃ，・
・・・・・５Ｘ・・・・・・位相補正回路、１）・・・
・・・比較回路部、１３Ａ、１３Ｂ、・・・・・・１３
Ｈ・・・・・・メモリ回路、２１．２４・・・・・・ラ
ッチ回路、２２．２５・・・・・・比較回路、２３．２
６・・・・・・フリップフロップ回路、３０・・・・・
・ウィンド回路。FIG. 1 is a block diagram showing an embodiment of the phase correction circuit according to the present invention, FIG. 2 is a block diagram showing a switcher to which the phase correction circuit of FIG. 4 is a diagram showing the addresses of the memory circuit of the phase correction circuit of FIG. 1, FIGS. 5 and 6 are route maps for explaining the operation of the phase correction circuit of FIG. 1,
FIG. 7 is a time chart for explaining the switching operation of the memory circuit of the phase correction circuit in FIG. 1, FIG. 8 is a route diagram for explaining the operation of the phase correction circuit in FIG. Figure 10 is a time chart used to explain the switching operation of the memory circuit of the phase correction circuit shown in Figure 1. Figure 1) is a time chart used to explain the operation of the phase correction circuit shown in Figure 1. . 1...Switcher, 5.5A, 5B, 5C,...
...5X...phase correction circuit, 1)...
...Comparison circuit section, 13A, 13B, ...13
H...Memory circuit, 21.24...Latch circuit, 22.25...Comparison circuit, 23.2
6...Flip-flop circuit, 30...
・Window circuit.
Claims (2)
号を構成する情報を上記入力信号に基づいたタイミング
で書き込んで行くと同時に、上記情報が書き込まれたメ
モリ回路を所定の順序で選択して所定の基準信号に基づ
いたタイミングで読み出して行くことにより、上記入力
信号の位相を上記基準信号の位相に合わせるようにした
位相補正回路において、 書込み又は読出しするために選択された上記メモリ回路
のアドレス情報とその直前に読出し又は書込みするため
に選択された上記メモリ回路のアドレス情報との第１及
び第２の比較情報を上記メモリ回路の選択を切り換える
タイミングで取り込むようになされた比較回路部を具え
、上記比較回路部において取り込まれた第１及び第２の
比較情報に基づいて、書込み又は読出しするために選択
された上記メモリ回路のアドレス情報とその直前に読出
し又は書込みするために選択された上記メモリ回路のア
ドレス情報とが一致した際に、上記メモリ回路を所定の
数だけ飛び越して上記入力信号の情報を書き込むように
した、 ことを特徴とする位相補正回路。(1) Select multiple memory circuits in a predetermined order and write the information forming the input signal at a timing based on the input signal, and at the same time select the memory circuits into which the above information has been written in the predetermined order. In the phase correction circuit, the phase of the input signal is adjusted to the phase of the reference signal by reading the input signal at a timing based on a predetermined reference signal, the memory circuit selected for writing or reading. a comparison circuit unit configured to take in first and second comparison information between the address information of the memory circuit and the address information of the memory circuit selected for reading or writing immediately before the memory circuit at the timing of switching the selection of the memory circuit. Address information of the memory circuit selected for writing or reading and address information of the memory circuit selected for reading or writing immediately before the address information, based on the first and second comparison information taken in in the comparison circuit unit. The phase correction circuit is characterized in that when the address information of the input signal matches the address information of the input signal, the information of the input signal is written by skipping a predetermined number of memory circuits.
上記入力信号の位相の遅れが、上記第１の比較情報が得
られるタイミングから上記第２の比較情報が得られるま
でのタイミングの期間に対応しているとき、この状態を
表示するようにしてなる特許請求の範囲第１項に記載の
位相補正回路。(2) The comparator circuit unit is configured such that the phase delay of the input signal with respect to the phase of the reference signal is within a timing period from when the first comparison information is obtained to when the second comparison information is obtained. 2. The phase correction circuit according to claim 1, which displays this state when the phase correction circuit is compatible.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202588A JP2508510B2 (en) | 1986-08-27 | 1986-08-27 | Phase correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61202588A JP2508510B2 (en) | 1986-08-27 | 1986-08-27 | Phase correction circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6359073A true JPS6359073A (en) | 1988-03-14 |
| JP2508510B2 JP2508510B2 (en) | 1996-06-19 |
Family
ID=16459969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61202588A Expired - Fee Related JP2508510B2 (en) | 1986-08-27 | 1986-08-27 | Phase correction circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508510B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54138326A (en) * | 1978-04-20 | 1979-10-26 | Toshiba Corp | Recording and reproducing system for television picture |
-
1986
- 1986-08-27 JP JP61202588A patent/JP2508510B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54138326A (en) * | 1978-04-20 | 1979-10-26 | Toshiba Corp | Recording and reproducing system for television picture |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2508510B2 (en) | 1996-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3107888B2 (en) | Screen editing device for electronic camera system | |
| US4680658A (en) | Apparatus for correcting a time base error and for compensating dropouts included in a reproduced video signal | |
| US5191437A (en) | Digital image signal playback circuit for combining two channel parallel picture data into a single channel | |
| JPS6359073A (en) | Phase correction circuit | |
| JPH029512B2 (en) | ||
| JP2598111B2 (en) | Video tape recorder | |
| US6317160B1 (en) | Frame conversion for asynchronous input image signals | |
| JP2740364B2 (en) | Title image insertion device | |
| JPS6322711B2 (en) | ||
| KR0165245B1 (en) | Tv broadcasting format transformation apparatus | |
| JP3120535B2 (en) | Video tape recorder | |
| JPH02266771A (en) | Character and pattern storage and reproducing device | |
| JPS6149572A (en) | Video signal reproducing device | |
| JPH0591461A (en) | Signal recorder | |
| JP3371803B2 (en) | Time axis correction device | |
| JPH042540Y2 (en) | ||
| JPS5853275A (en) | Video signal generator | |
| JPS5853551B2 (en) | Kijiyun Shingo Keisei Cairo | |
| JPS58106961A (en) | Video signal generating device | |
| JPS63135092A (en) | Time axis fluctuation correction device | |
| EP0956698A1 (en) | Frame conversion | |
| JPS61136384A (en) | Frame synchronizer | |
| JPS63226175A (en) | Synchronizing circuit | |
| JPH0628429B2 (en) | Video signal recording / reproducing device | |
| JPH04252576A (en) | Superimposing circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |