JPH04252576A - Superimposing circuit - Google Patents
Superimposing circuitInfo
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- JPH04252576A JPH04252576A JP918388A JP838891A JPH04252576A JP H04252576 A JPH04252576 A JP H04252576A JP 918388 A JP918388 A JP 918388A JP 838891 A JP838891 A JP 838891A JP H04252576 A JPH04252576 A JP H04252576A
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- superimposed
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- 230000015654 memory Effects 0.000 claims abstract description 30
- 238000001454 recorded image Methods 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 4
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- Studio Circuits (AREA)
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
Abstract
Description
【0001】0001
【産業上の利用分野】本発明は、例えば、カメラ一体形
ビデオテープレコーダ(以下、「カメラ一体形ビデオ」
という)において、メモリに予め記憶させておいたタイ
トル画などを記録あるいは再生中の画面に重ね合わせて
表示するためのスーパーインポーズ回路に関する。[Industrial Application Field] The present invention is applicable to, for example, a camera-integrated video tape recorder (hereinafter referred to as a "camera-integrated video tape recorder").
The present invention relates to a superimpose circuit for superimposing and displaying a title image or the like previously stored in a memory on a screen that is being recorded or played back.
【0002】0002
【従来の技術】図3は、この種のスーパーインポーズ回
路のブロック図である。スーパーインポーズすべきタイ
トル画などを撮像した映像信号の輝度信号成分は、A/
D変換回路2で所定のスレッショルド電圧では2値化さ
れ、制御回路28からのライト信号S1によってメモリ
30に予め書き込まれる。2. Description of the Related Art FIG. 3 is a block diagram of this type of superimpose circuit. The luminance signal component of the video signal that captures the title image etc. to be superimposed is A/
The data is binarized at a predetermined threshold voltage by the D conversion circuit 2, and written into the memory 30 in advance by a write signal S1 from the control circuit 28.
【0003】このメモリ30に書き込まれた画像データ
は、制御回路28からのリード信号S2によって読み出
されてゲート回路29の3つのアンドゲート30,31
,32にそれぞれ与えられる。各アンドゲート30,3
1,32には、スーパーインポーズすべきタイトル画な
どの表示色を指定する色指定操作に応じて、制御回路2
8からR,G,Bにそれぞれ対応するR,G,B色制御
信号SR,SG,SBが与えられる。このゲート回路2
9で各色制御信号SR,SG,SBとメモリ30の画像
データとの論理積がとられてR,G,B信号としてイン
タフェース回路9に出力される。The image data written in the memory 30 is read out by the read signal S2 from the control circuit 28 and is sent to the three AND gates 30 and 31 of the gate circuit 29.
, 32, respectively. Each and gate 30,3
1 and 32, a control circuit 2 is operated in response to a color specification operation for specifying a display color of a title image, etc. to be superimposed.
8, R, G, and B color control signals SR, SG, and SB corresponding to R, G, and B, respectively, are applied. This gate circuit 2
At step 9, the logical product of each color control signal SR, SG, SB and the image data in the memory 30 is taken and outputted to the interface circuit 9 as R, G, B signals.
【0004】インタフェース回路9に与えられたR,G
,B信号は、マトリクス回路10によって輝度信号Yお
よび色差信号RーY,BーYに変換されて対応する各切
換回路11,12,13にそれぞれ与えられるとともに
、オアゲート14によって前記R,G,B信号の論理和
がとられて切換えのためのブランク信号とされて各切換
回路11,12,13にそれぞれ与えられる。各切換回
路11,12,13には、タイトル画の背景となる記録
画像あるいは再生画像に対応する輝度信号Yおよび色差
信号RーY,BーYがそれぞれ与えられており、これら
の信号とタイトル画に対応するマトリクス回路10から
の信号とがブランク信号によって切換出力されてタイト
ル画のスーパーインポーズが行われる。R, G given to the interface circuit 9
, B signals are converted by the matrix circuit 10 into a luminance signal Y and color difference signals RY, B-Y and given to the corresponding switching circuits 11, 12, 13, respectively, and the OR gate 14 converts the R, G, The logical sum of the B signals is taken and a blank signal for switching is applied to each of the switching circuits 11, 12, and 13, respectively. Each switching circuit 11, 12, 13 is supplied with a luminance signal Y and a color difference signal RY, B-Y corresponding to a recorded image or a reproduced image that is the background of the title picture, and these signals and the title The signal from the matrix circuit 10 corresponding to the picture is switched and outputted by a blank signal, and the title picture is superimposed.
【0005】[0005]
【発明が解決しようとする課題】このような従来例にお
いては、スーパーインポーズすべき複数のタイトル画を
予め撮像してメモリ30に書き込んでおき、図示しない
選択スイッチによる操作によって所望のタイトル画をス
ーパーインポーズできるようになってはいるが、複数の
タイトル画を自動的に順次切換選択して表示するような
機能、すなわち、タイトル画に変化をもたせるといった
ことはできなかった。In such a conventional example, a plurality of title images to be superimposed are captured in advance and written into the memory 30, and a desired title image is selected by operating a selection switch (not shown). Although it was possible to superimpose, it was not possible to automatically select and display multiple title images in sequence, that is, to make the title images change.
【0006】本発明は、上述の点に鑑みて為されたもの
であって、複数のタイトル画などを自動的に切換選択し
てスーパーインポーズ表示できるようにすることを目的
とする。The present invention has been made in view of the above-mentioned points, and it is an object of the present invention to enable automatic switching and selection of a plurality of title pictures and the like for superimposed display.
【0007】[0007]
【課題を解決するための手段】本発明では、上述の目的
を達成するために、次のように構成している。[Means for Solving the Problems] In order to achieve the above-mentioned object, the present invention is constructed as follows.
【0008】すなわち、本発明は、予め撮像されたタイ
トル画などのスーパーインポーズすべき画像を、記録画
像あるいは再生画像に重ね合わせ表示するスーパーイン
ポーズ回路において、スーパーインポーズすべき複数の
画像に個別的に対応して画像データがそれぞれ記憶され
る複数のメモリと、所定の操作に応答して前記各メモリ
に記憶されている各画像データを、フレーム期間を単位
として順次切換えて読み出す読み出し手段と、前記読み
出し手段で読み出された画像データと前記記録画像ある
いは再生画像に対応する画像データとを切換出力するイ
ンタフェース回路とを備えている。That is, the present invention provides a superimposing circuit that superimposes and displays an image to be superimposed, such as a title image captured in advance, on a recorded image or a reproduced image. a plurality of memories in which image data are individually stored, and a readout means for sequentially switching and reading out each image data stored in each memory in response to a predetermined operation in units of frame periods; , an interface circuit that switches and outputs the image data read by the reading means and the image data corresponding to the recorded image or reproduced image.
【0009】[0009]
【作用】上記構成によれば、スーパーインポーズすべき
複数の画像、例えば、複数のタイトル画を、複数のメモ
リに個別的に記憶させておき、所定の操作を行うことに
より、各メモリにそれぞれ記憶されている各タイトル画
が、フレーム期間を単位として順次切換えて読み出され
、記録画像あるいは再生画像にスーパーインポーズされ
ることになり、これによって、複数の各タイトル画がフ
レーム期間を単位として順次自動的にスーパーインポー
ズされることになる。[Operation] According to the above configuration, a plurality of images to be superimposed, for example, a plurality of title images, are individually stored in a plurality of memories, and by performing a predetermined operation, each image is stored in each memory. Each of the stored title pictures is sequentially switched and read out in units of frame periods, and superimposed on the recorded image or the reproduced image. As a result, each of the plurality of title pictures is read out in units of frame periods. They will be automatically superimposed in sequence.
【0010】0010
【実施例】以下、図面によって本発明の実施例について
、詳細に説明する。Embodiments Hereinafter, embodiments of the present invention will be explained in detail with reference to the drawings.
【0011】図1は、本発明の一実施例のブロック図で
あり、図3の従来例に対応する部分には、同一の参照符
を付す。FIG. 1 is a block diagram of one embodiment of the present invention, and parts corresponding to the conventional example of FIG. 3 are given the same reference numerals.
【0012】このスーパーインポーズ回路1は、上述の
従来例と同様に、カメラ一体形ビデオに備えられており
、予め記憶されたタイトル画などを記録あるいは再生中
の画面に重ね合わせて表示するものである。Similar to the conventional example described above, this superimpose circuit 1 is provided in a camera-integrated video camera and displays a pre-stored title image, etc., superimposed on the screen that is being recorded or played back. It is.
【0013】特に、この実施例のスーパーインポーズ回
路1は、複数のタイトル画などを自動的に切換選択して
スーパーインポーズ表示できるようにするために、次の
ように構成している。In particular, the superimpose circuit 1 of this embodiment is configured as follows in order to be able to automatically select and display a plurality of title pictures and the like in a superimposed manner.
【0014】すなわち、このスーパーインポーズ回路1
は、スーパーインポーズすべき複数(この実施例では3
つ)の画像に個別的に対応して画像データがそれぞれ記
憶される第1〜第3メモリ31〜33と、図示しない操
作部による所定の操作に応答して前記各メモリ31〜3
3に記憶されている各画像データを、フレーム期間を単
位として順次切換えて読み出す読み出し手段としてのタ
イミング発生回路33とを備えており、その他の構成は
、基本的に従来例と同様である。That is, this superimpose circuit 1
is the plurality (3 in this example) to be superimposed.
first to third memories 31 to 33 in which image data is stored individually corresponding to the images of
The present invention includes a timing generation circuit 33 as a readout means for sequentially switching and reading out each image data stored in the image data 3 in units of frame periods, and other configurations are basically the same as those of the conventional example.
【0015】この実施例のスーパーインポーズ回路1で
は、スーパーインポーズすべき複数の画像、例えば、図
2(a),(b),(c)にそれぞれ示されるような「
A」,「B」,「C」の各文字からなる3つのタイトル
画を、順次撮像し、この撮像した映像信号の輝度信号成
分をA/D変換回路2で所定のスレッショルド電圧で2
値化し、制御回路35からのライト信号W1〜W3によ
って各メモリ31〜33に予め書き込む。すなわち、第
1メモリ31には、図2(a)に示されるタイトル画に
対応する画像データが書き込まれ、第2メモリ32には
、図2(b)に示されるタイトル画に対応する画像デー
タが書き込まれ、第3メモリ33には、図2(c)に示
されるタイトル画に対応する画像データが書き込まれる
ことになる。In the superimposing circuit 1 of this embodiment, a plurality of images to be superimposed, for example, the images shown in FIGS.
Three title images consisting of the letters "A", "B", and "C" are sequentially captured, and the luminance signal component of the captured video signal is converted to 2 at a predetermined threshold voltage by the A/D conversion circuit 2.
The data is converted into a value and written in each memory 31 to 33 in advance using write signals W1 to W3 from the control circuit 35. That is, image data corresponding to the title picture shown in FIG. 2(a) is written in the first memory 31, and image data corresponding to the title picture shown in FIG. 2(b) is written in the second memory 32. is written, and image data corresponding to the title picture shown in FIG. 2(c) is written into the third memory 33.
【0016】次に、このようにして各メモリ31〜33
に書き込まれた3つのタイトル画を、自動的に切換選択
してスーパーインポーズ表示しようとする場合には、図
示しない操作部の自動切換用のスイッチを操作する。こ
の操作に応答して制御回路35は、読み出し手段として
のタイミング発生回路33を制御し、このタイミング発
生回路33は、垂直同期信号に基づいて、数フレーム毎
に、各メモリ31〜33をそれぞれ選択して各メモリ3
1〜33から各タイトル画に対応する画像データを順次
読み出す。すなわち、最初の数フレーム期間では、第1
メモリ31からの画像データが読み出され、次の数フレ
ーム期間では、第2メモリ32からの画像データが読み
出され、さらに、次の数フレーム期間では、第3メモリ
33からの画像データが読み出されるというように、順
次切換えて読み出される。なお、R1〜R3は、リード
信号である。Next, each memory 31 to 33 is
When the user wishes to automatically select and display three title pictures written on the screen in a superimposed manner, an automatic switching switch on an operation section (not shown) is operated. In response to this operation, the control circuit 35 controls a timing generation circuit 33 as a reading means, and this timing generation circuit 33 selects each of the memories 31 to 33 every several frames based on the vertical synchronization signal. and each memory 3
Image data corresponding to each title picture is read out sequentially from 1 to 33. That is, in the first few frame periods, the first
Image data is read from the memory 31, in the next few frame periods, image data is read out from the second memory 32, and further, in the next few frame periods, image data is read out from the third memory 33. They are sequentially switched and read out. Note that R1 to R3 are read signals.
【0017】このようにして数フレーム毎に各メモリ3
1〜33から順次読み出された画像データは、図3の従
来例と同様に、ゲート回路29の3つのアンドゲート3
0,31,32にそれぞれ与えられる。各アンドゲート
30,31,32には、スーパーインポーズすべきタイ
トル画などの表示色を指定する色指定操作に応じて、制
御回路35からR,G,Bにそれぞれ対応するR,G,
B色制御信号SR,SG,SBが与えられる。このゲー
ト回路29で各色制御信号SR,SG,SBとメモリ3
1〜33の画像データとの論理積がとられてR,G,B
信号としてインタフェース回路9に出力される。In this way, each memory 3 is
The image data sequentially read from 1 to 33 is sent to the three AND gates 3 of the gate circuit 29, as in the conventional example shown in FIG.
0, 31, and 32, respectively. Each of the AND gates 30, 31, and 32 receives R, G and
B color control signals SR, SG, and SB are provided. This gate circuit 29 outputs each color control signal SR, SG, SB and the memory 3.
The logical AND with the image data of 1 to 33 is taken and R, G, B
It is output to the interface circuit 9 as a signal.
【0018】インタフェース回路9に与えられたR,G
,B信号は、マトリクス回路10によって輝度信号Yお
よび色差信号RーY,BーYに変換されて対応する各切
換回路11,12,13にそれぞれ与えられるとともに
、オアゲート14によって前記R,G,B信号の論理和
がとられて切換えのためのブランク信号とされて各切換
回路11,12,13にそれぞれ与えられる。各切換回
路11,12,13には、タイトル画の背景となる記録
画像あるいは再生画像に対応する輝度信号Yおよび色差
信号RーY,BーYがそれぞれ与えられており、これら
の信号とタイトル画に対応するマトリクス回路10から
の信号とがブランク信号によって切換出力されてタイト
ル画のスーパーインポーズが行われる。R, G given to the interface circuit 9
, B signals are converted by the matrix circuit 10 into a luminance signal Y and color difference signals RY, B-Y and given to the corresponding switching circuits 11, 12, 13, respectively, and the OR gate 14 converts the R, G, The logical sum of the B signals is taken and a blank signal for switching is applied to each of the switching circuits 11, 12, and 13, respectively. Each switching circuit 11, 12, 13 is supplied with a luminance signal Y and a color difference signal RY, B-Y corresponding to a recorded image or a reproduced image that is the background of the title picture, and these signals and the title The signal from the matrix circuit 10 corresponding to the picture is switched and outputted by a blank signal, and the title picture is superimposed.
【0019】したがって、画面上は、図2(a),(b
),(c)に示されるスーパーインポーズ画面が、数フ
レーム毎に自動的に切換表示される、すなわち、図2の
矢符で示されるように、「A」→「B」→「C」→「A
」→「B」→「C」→「A」→「B」…という順序でタ
イトル画が自動的に切換わることになる。Therefore, on the screen, the images shown in FIGS. 2(a) and (b)
), (c) are automatically switched and displayed every few frames, that is, as shown by the arrows in FIG. →「A
” → “B” → “C” → “A” → “B”, etc. The title picture is automatically switched in this order.
【0020】これによってスーパーインポーズされたタ
イトル画に変化を持たせることが可能となり、予めメモ
リ31〜33に記憶させておくタイトル画によっては、
アニメーション的な効果を奏することが可能となる。[0020] This makes it possible to change the superimposed title picture, and depending on the title picture stored in the memories 31 to 33 in advance,
It becomes possible to produce animation-like effects.
【0021】なお、この実施例においても、操作部の操
作により、メモリ31〜33のいずれかのタイトル画の
み、すなわち、単一のタイトル画のみを選択操作がされ
るまでの間、従来例と同様にスーパーインポーズするこ
ともできるのは勿論である。[0021] Also in this embodiment, until only one of the title pictures in the memories 31 to 33, that is, only a single title picture, is selected by operation of the operation section, unlike the conventional example, Of course, it is also possible to superimpose in the same way.
【0022】[0022]
【発明の効果】以上のように本発明によれば、スーパー
インポーズすべき複数の画像、例えば、複数のタイトル
画を、複数のメモリに個別的に記憶させておき、所定の
操作を行うことにより、各メモリにそれぞれ記憶されて
いる各タイトル画が、フレーム期間を単位として順次切
換えて読み出され、記録画像あるいは再生画像にスーパ
ーインポーズされることになり、これによって、複数の
各タイトル画がフレーム単位で順次自動的にスーパーイ
ンポーズされることになる。したがって、本発明では、
スーパーインポーズされたタイトル画に変化を持たせる
ことが可能となり、予め記憶させておくタイトル画の内
容によっては、アニメーション的な効果を奏することが
可能となる。As described above, according to the present invention, a plurality of images to be superimposed, for example, a plurality of title images, are individually stored in a plurality of memories, and predetermined operations can be performed. As a result, each title image stored in each memory is sequentially switched and read out in frame period units, and superimposed on the recorded image or playback image. will be automatically superimposed in sequence on a frame-by-frame basis. Therefore, in the present invention,
It becomes possible to give changes to the superimposed title picture, and depending on the content of the title picture stored in advance, it becomes possible to produce an animation-like effect.
【図1】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
【図2】スーパーインポーズ画面を示す図である。FIG. 2 is a diagram showing a superimpose screen.
【図3】従来例のブロック図である。FIG. 3 is a block diagram of a conventional example.
Claims (1)
パーインポーズすべき画像を、記録画像あるいは再生画
像に重ね合わせ表示するスーパーインポーズ回路におい
て、スーパーインポーズすべき複数の画像に個別的に対
応して画像データがそれぞれ記憶される複数のメモリと
、所定の操作に応答して前記各メモリに記憶されている
各画像データを、フレーム期間を単位として順次切換え
て読み出す読み出し手段と、前記読み出し手段で読み出
された画像データと前記記録画像あるいは再生画像に対
応する画像データとを切換出力するインタフェース回路
とを備えることを特徴とするスーパーインポーズ回路。Claim 1: In a superimpose circuit that superimposes and displays an image to be superimposed, such as a title image captured in advance, on a recorded image or a reproduced image, a plurality of images to be superimposed are individually handled. a plurality of memories in which image data is stored, respectively; a readout means for sequentially switching and reading out each image data stored in each memory in response to a predetermined operation; and the readout means. 1. A superimpose circuit comprising: an interface circuit that switches between and outputs image data read out from the image data and image data corresponding to the recorded image or reproduced image.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP918388A JPH04252576A (en) | 1991-01-28 | 1991-01-28 | Superimposing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP918388A JPH04252576A (en) | 1991-01-28 | 1991-01-28 | Superimposing circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04252576A true JPH04252576A (en) | 1992-09-08 |
Family
ID=11691825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP918388A Pending JPH04252576A (en) | 1991-01-28 | 1991-01-28 | Superimposing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04252576A (en) |
-
1991
- 1991-01-28 JP JP918388A patent/JPH04252576A/en active Pending
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