JPH0653314A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0653314A JPH0653314A JP4263435A JP26343592A JPH0653314A JP H0653314 A JPH0653314 A JP H0653314A JP 4263435 A JP4263435 A JP 4263435A JP 26343592 A JP26343592 A JP 26343592A JP H0653314 A JPH0653314 A JP H0653314A
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Classifications
-
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Abstract
(57)【要約】 （修正有）
【目的】 ＬＯＣＯＳにおいて発生されるバードビーク
による侵食を除去し、溝の深さと窒化シリコン膜の厚さ
の調節に応じて段差調節を可能にし、溝の幅の調節で微
細な素子形成を可能にする高密度半導体装置を提供す
る。 【構成】 基板上に絶縁層を形成し素子分離領域に対す
る開口部を形成する。次に活性領域を取囲む環状の溝を
形成するため開口部の側壁に絶縁層と異なるエッチング
率のスペーサ３２，３３を形成し、次にこれとは異なる
エッチング率の別の絶縁層を形成し、３２，３３をエッ
チングにより除去し、前の絶縁層と同一材質で溝を埋め
て環状の溝を形成し素子分離領域が形成される。
による侵食を除去し、溝の深さと窒化シリコン膜の厚さ
の調節に応じて段差調節を可能にし、溝の幅の調節で微
細な素子形成を可能にする高密度半導体装置を提供す
る。 【構成】 基板上に絶縁層を形成し素子分離領域に対す
る開口部を形成する。次に活性領域を取囲む環状の溝を
形成するため開口部の側壁に絶縁層と異なるエッチング
率のスペーサ３２，３３を形成し、次にこれとは異なる
エッチング率の別の絶縁層を形成し、３２，３３をエッ
チングにより除去し、前の絶縁層と同一材質で溝を埋め
て環状の溝を形成し素子分離領域が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の素子分離
に関し、特にトレンチにより素子分離を行なうようにし
た半導体装置の素子分離方法およびこの方法で作られた
素子分離領域を有する半導体装置に関するものである。
に関し、特にトレンチにより素子分離を行なうようにし
た半導体装置の素子分離方法およびこの方法で作られた
素子分離領域を有する半導体装置に関するものである。
【０００２】
【従来の技術】最近、半導体回路においては同一基板上
に形成されるトランジスタとダイオードおよび抵抗など
の各種素子を分離するためトレンチ分離方法を採用して
いる。このトレンチ分離方法とは、半導体基板内にトレ
ンチを形成させた後トレンチ内に絶縁物質あるいはポリ
シリコンのような物質を埋込んで素子を分離する方式で
ある。このように構成することにより、素子の境界領域
が縮小して寄生容量を減少させることができるようにな
る。
に形成されるトランジスタとダイオードおよび抵抗など
の各種素子を分離するためトレンチ分離方法を採用して
いる。このトレンチ分離方法とは、半導体基板内にトレ
ンチを形成させた後トレンチ内に絶縁物質あるいはポリ
シリコンのような物質を埋込んで素子を分離する方式で
ある。このように構成することにより、素子の境界領域
が縮小して寄生容量を減少させることができるようにな
る。
【０００３】トレンチにより分離形成された活性領域上
には能動あるいは受動素子が形成されるが、このような
一例を図１に示す。図１は、活性領域および非活性領域
が形成された半導体基板の平面図であり、図に示すよう
に、素子が形成される半導体活性領域１は、トレンチ２
すなわち素子分離領域により隣り合うさらに他の活性領
域と相互に分離されるように形成される。
には能動あるいは受動素子が形成されるが、このような
一例を図１に示す。図１は、活性領域および非活性領域
が形成された半導体基板の平面図であり、図に示すよう
に、素子が形成される半導体活性領域１は、トレンチ２
すなわち素子分離領域により隣り合うさらに他の活性領
域と相互に分離されるように形成される。
【０００４】素子分離のためのトレンチ２の形成工程
は、図１のＡ−Ａ′線に沿ってとられた断面図である図
２ないし図６の工程順序図から理解される。
は、図１のＡ−Ａ′線に沿ってとられた断面図である図
２ないし図６の工程順序図から理解される。
【０００５】図１において、前記活性領域１以外の領域
はトレンチが形成される領域であり、図から明らかなよ
うに、狭い幅のトレンチ３と広い幅のレジスト４とで形
成されていることがわかる。図２には狭いトレンチ３部
分および広いトレンチ４部分が図１に対応して示されて
いる。
はトレンチが形成される領域であり、図から明らかなよ
うに、狭い幅のトレンチ３と広い幅のレジスト４とで形
成されていることがわかる。図２には狭いトレンチ３部
分および広いトレンチ４部分が図１に対応して示されて
いる。
【０００６】以下、図２〜図６の従来のトレンチの形成
のための工程順序を説明する。まず、シリコン半導体基
板５上に熱酸化法により熱酸化させるか化学気相蒸着
（ＣＶＤ）方法を行ない所定の厚さのシリコンパッド酸
化膜６が形成される。前記パッド酸化膜６上には低圧化
学気相蒸着（ＬＰＣＶＤ）方法を通じてシリコン窒化膜
７が沈積され、該シリコン窒化膜７上には高温酸化膜
（ＨＴＯ）８が形成されこれらの層は後にシリコン半導
体基板５を選択エッチングする場合マスキング層として
作用するようにする。
のための工程順序を説明する。まず、シリコン半導体基
板５上に熱酸化法により熱酸化させるか化学気相蒸着
（ＣＶＤ）方法を行ない所定の厚さのシリコンパッド酸
化膜６が形成される。前記パッド酸化膜６上には低圧化
学気相蒸着（ＬＰＣＶＤ）方法を通じてシリコン窒化膜
７が沈積され、該シリコン窒化膜７上には高温酸化膜
（ＨＴＯ）８が形成されこれらの層は後にシリコン半導
体基板５を選択エッチングする場合マスキング層として
作用するようにする。
【０００７】次いで、図１に示すようにそれぞれの領域
を区画するため、前記高温酸化膜８上にフォトレジスト
膜９をスピンコーティングしてフォトマスクにより露光
現像してパターン形成作業を行なうことにより、図２に
示すようにフォトレジスト膜９が除去されて、開口領域
３，４は以後形成されるトレンチ領域を定義する。
を区画するため、前記高温酸化膜８上にフォトレジスト
膜９をスピンコーティングしてフォトマスクにより露光
現像してパターン形成作業を行なうことにより、図２に
示すようにフォトレジスト膜９が除去されて、開口領域
３，４は以後形成されるトレンチ領域を定義する。
【０００８】次に、図３に示すように前記フォトレジス
ト膜９により定義されたパターンどおりに高温酸化膜８
をたとえば乾式エッチング方法にて選択エッチングす
る。そして、前記高温酸化膜８をエッチングマスキング
層にして開口された領域の窒化膜７をエッチング除去
し、続けて異方性エッチング方法にて図４に示すように
所定の深さのトレンチを形成した後、その素子の表面に
熱酸化工程による薄膜の酸化層１０を形成する。さら
に、トレンチ内部を埋めるよう、たとえば、高温酸化膜
１１を沈積形成する。したがって、狭い幅のトレンチ３
と広い幅のトレンチ４との寸法差により、図５に示すよ
うにトレンチが埋めつくされる部分とトレンチ状凹所の
残る部分を生じる。幅の狭いトレンチ３は高温酸化膜
８′の高さ以上に十分に埋められるが、広いトレンチ４
はその内部が十分に埋められない。なお、狭いトレンチ
においては該トレンチ内の埋められた層の中心部で陥没
される部分Ｄが生ずる。
ト膜９により定義されたパターンどおりに高温酸化膜８
をたとえば乾式エッチング方法にて選択エッチングす
る。そして、前記高温酸化膜８をエッチングマスキング
層にして開口された領域の窒化膜７をエッチング除去
し、続けて異方性エッチング方法にて図４に示すように
所定の深さのトレンチを形成した後、その素子の表面に
熱酸化工程による薄膜の酸化層１０を形成する。さら
に、トレンチ内部を埋めるよう、たとえば、高温酸化膜
１１を沈積形成する。したがって、狭い幅のトレンチ３
と広い幅のトレンチ４との寸法差により、図５に示すよ
うにトレンチが埋めつくされる部分とトレンチ状凹所の
残る部分を生じる。幅の狭いトレンチ３は高温酸化膜
８′の高さ以上に十分に埋められるが、広いトレンチ４
はその内部が十分に埋められない。なお、狭いトレンチ
においては該トレンチ内の埋められた層の中心部で陥没
される部分Ｄが生ずる。
【０００９】このような状態において、トレンチ内を埋
める高温酸化膜１１とトレンチバッファ層であるシリコ
ン窒化層７上の高温酸化膜８′を非等方性エッチング方
法によってエッチングし、次いで窒化層７およびパッド
酸化膜６は湿式エッチングして活性領域の半導体基板が
露出されるようにする。
める高温酸化膜１１とトレンチバッファ層であるシリコ
ン窒化層７上の高温酸化膜８′を非等方性エッチング方
法によってエッチングし、次いで窒化層７およびパッド
酸化膜６は湿式エッチングして活性領域の半導体基板が
露出されるようにする。
【００１０】したがって、図６に示すように、トレンチ
による素子分離領域が形成されトレンチ間活性領域上に
半導体素子が形成可能になる。
による素子分離領域が形成されトレンチ間活性領域上に
半導体素子が形成可能になる。
【００１１】
【発明が解決しようとする課題】しかしながら、図６に
示す断面構造に認められるように、トレンチ幅が大きい
と埋めらた充填材の段差形成が著しくなるので、その上
に積層される膜質のステップカバレージの悪化を伴うこ
とがある。特に、特性領域上にＭＯＳ素子が形成されて
このゲート電極がトレンチを横切って延伸形成されると
き段差による配線長さ増加が信号遅延をもたらす。
示す断面構造に認められるように、トレンチ幅が大きい
と埋めらた充填材の段差形成が著しくなるので、その上
に積層される膜質のステップカバレージの悪化を伴うこ
とがある。特に、特性領域上にＭＯＳ素子が形成されて
このゲート電極がトレンチを横切って延伸形成されると
き段差による配線長さ増加が信号遅延をもたらす。
【００１２】一方、広いトレンチ内を十分に埋めること
により狭いトレンチが過度に埋められて、これは平坦化
作業の困難性をもたらすため、同一チップ上に異なる幅
のトレンチがある場合は、上記素子分離法はＬＯＣＯＳ
のような素子分離方式にかわることができない技術であ
った。
により狭いトレンチが過度に埋められて、これは平坦化
作業の困難性をもたらすため、同一チップ上に異なる幅
のトレンチがある場合は、上記素子分離法はＬＯＣＯＳ
のような素子分離方式にかわることができない技術であ
った。
【００１３】したがって、本発明の目的は、素子分離領
域の幅とは無関係に素子分離領域の表面平坦化作用を有
し、良好な素子分離を行なうようにしたトレンチによる
素子分離技術を提供することである。
域の幅とは無関係に素子分離領域の表面平坦化作用を有
し、良好な素子分離を行なうようにしたトレンチによる
素子分離技術を提供することである。
【００１４】さらに、本発明の目的は、トレンチを埋め
る工程を熱酸化による工程で行ない平坦化のための別途
のエッチング工程を要しない製造方法を提供することで
ある。
る工程を熱酸化による工程で行ない平坦化のための別途
のエッチング工程を要しない製造方法を提供することで
ある。
【００１５】さらに、本発明の目的は、微細化された素
子分離領域の形成においても活性領域と同一レベルに平
坦化されるとともに素子分離になるようにしたトレンチ
構造を有する素子分離技術を提供することである。
子分離領域の形成においても活性領域と同一レベルに平
坦化されるとともに素子分離になるようにしたトレンチ
構造を有する素子分離技術を提供することである。
【００１６】
【課題を解決するための手段】前記目的を達成するため
の本発明は、同一半導体基板上に相互に異なる幅かある
いは同一の幅を有するトレンチによる素子分離領域を有
する半導体装置の製造方法であって、前記半導体基板上
に形成された絶縁層（たとえば酸化膜）に非活性領域定
義のための開口部を形成する段階と、活性領域を取囲む
環状のトレンチ領域を定義するため開口部の側壁内に前
記絶縁層より大きいエッチング率を有する領域（スペー
サ、たとえばポリシリコン）を形成する段階と、スペー
サと定義される部分を含む露出された基板領域に対しス
ペーサより小さいエッチング率を有する他の絶縁層（た
とえば窒化膜）を形成し、前記スペーサをエッチング除
去することにより、該領域に対し基板を露出させる段階
および露出される基板領域に対しトレンチを形成し、前
記開口部の形成の際用いられた絶縁層と同一材質の絶縁
層を沈積形成してトレンチを埋め、非活性領域上の絶縁
層の両側壁に対しスペーサを形成することにより活性領
域を取囲む環状のトレンチが形成されて素子分離が形成
される段階とを備える、半導体装置の製造方法を提供す
る。
の本発明は、同一半導体基板上に相互に異なる幅かある
いは同一の幅を有するトレンチによる素子分離領域を有
する半導体装置の製造方法であって、前記半導体基板上
に形成された絶縁層（たとえば酸化膜）に非活性領域定
義のための開口部を形成する段階と、活性領域を取囲む
環状のトレンチ領域を定義するため開口部の側壁内に前
記絶縁層より大きいエッチング率を有する領域（スペー
サ、たとえばポリシリコン）を形成する段階と、スペー
サと定義される部分を含む露出された基板領域に対しス
ペーサより小さいエッチング率を有する他の絶縁層（た
とえば窒化膜）を形成し、前記スペーサをエッチング除
去することにより、該領域に対し基板を露出させる段階
および露出される基板領域に対しトレンチを形成し、前
記開口部の形成の際用いられた絶縁層と同一材質の絶縁
層を沈積形成してトレンチを埋め、非活性領域上の絶縁
層の両側壁に対しスペーサを形成することにより活性領
域を取囲む環状のトレンチが形成されて素子分離が形成
される段階とを備える、半導体装置の製造方法を提供す
る。
【００１７】なお、この明細書において、エッチング率
の大小関係を述べたが、これは各工程特有の大小関係で
あり、一般的には「異なるエッチング率」と表現でき
る。
の大小関係を述べたが、これは各工程特有の大小関係で
あり、一般的には「異なるエッチング率」と表現でき
る。
【００１８】さらに、本発明は、半導体基板上に島形態
に分布する活性領域相互間の分離領域定義が前記基板上
に積層される絶縁層の部分エッチングにより形成され、
非活性領域として形成された開口部の側壁内に活性領域
の外郭を取囲む環状のトレンチが形成される領域として
所定幅のスペーサが形成され、前記スペーサと定義され
る部分を含む露出された基板領域に対し活性領域表面よ
りも下に形成される酸化層の形成の後スペーサに対応す
る領域に対しトレンチを形成し、前記酸化層の除去の後
露出される基板領域に対し熱酸化工程によりトレンチを
埋め、かつ活性領域表面と同じ高さまで酸化膜を形成し
て素子分離領域を形成する段階を含む半導体装置の製造
方法を提供する。
に分布する活性領域相互間の分離領域定義が前記基板上
に積層される絶縁層の部分エッチングにより形成され、
非活性領域として形成された開口部の側壁内に活性領域
の外郭を取囲む環状のトレンチが形成される領域として
所定幅のスペーサが形成され、前記スペーサと定義され
る部分を含む露出された基板領域に対し活性領域表面よ
りも下に形成される酸化層の形成の後スペーサに対応す
る領域に対しトレンチを形成し、前記酸化層の除去の後
露出される基板領域に対し熱酸化工程によりトレンチを
埋め、かつ活性領域表面と同じ高さまで酸化膜を形成し
て素子分離領域を形成する段階を含む半導体装置の製造
方法を提供する。
【００１９】さらに、本発明は、同一半導体基板上に相
互に異なる幅かあるいは同一の幅を有するトレンチによ
る素子分離領域を有する半導体装置において、素子分離
領域を境界にして半導体基板上において島形態に分布す
る活性領域の周囲に沿って所定の幅をもって形成される
トレンチ、さらに他の活性領域を取囲むトレンチ間非活
性領域の基板上に形成される平坦化された絶縁層および
該絶縁層の側壁とトレンチ間の入口にはトレンチを埋め
る絶縁体によるスペーサで構成される素子分離領域を備
えたことを特徴とする半導体装置を提供する。
互に異なる幅かあるいは同一の幅を有するトレンチによ
る素子分離領域を有する半導体装置において、素子分離
領域を境界にして半導体基板上において島形態に分布す
る活性領域の周囲に沿って所定の幅をもって形成される
トレンチ、さらに他の活性領域を取囲むトレンチ間非活
性領域の基板上に形成される平坦化された絶縁層および
該絶縁層の側壁とトレンチ間の入口にはトレンチを埋め
る絶縁体によるスペーサで構成される素子分離領域を備
えたことを特徴とする半導体装置を提供する。
【００２０】
【作用】活性領域および非活性領域は、本発明において
は活性領域のまわりに沿いその領域を取囲むように形成
される環状トレンチで素子分離を行なうようにし、広い
幅のトレンチ領域はその内部を埋める必要性がなくなる
ため、従来のように段差形成およびこれに伴う信号ライ
ン断線可能性の問題点を解決している。さらに、狭いト
レンチ領域も広いトレンチと同一形態に形成されるた
め、該領域内における従来のような中心部の陥没現象は
発生しない。
は活性領域のまわりに沿いその領域を取囲むように形成
される環状トレンチで素子分離を行なうようにし、広い
幅のトレンチ領域はその内部を埋める必要性がなくなる
ため、従来のように段差形成およびこれに伴う信号ライ
ン断線可能性の問題点を解決している。さらに、狭いト
レンチ領域も広いトレンチと同一形態に形成されるた
め、該領域内における従来のような中心部の陥没現象は
発生しない。
【００２１】さらに、便宜上、狭い／広いトレンチ領域
とは、従来技術の観点において単に比較のため用いられ
た用語であり、本発明の実際トレンチ領域は、前述した
概念とは異なり従来の狭い／広いトレンチと無関係に活
性領域を取囲む環状の同一の幅を有するトレンチであ
る。
とは、従来技術の観点において単に比較のため用いられ
た用語であり、本発明の実際トレンチ領域は、前述した
概念とは異なり従来の狭い／広いトレンチと無関係に活
性領域を取囲む環状の同一の幅を有するトレンチであ
る。
【００２２】さらに、本発明の製造方法によれば、スペ
ーサの幅の調節が容易で狭く形成できるという点のた
め、本発明は、高集積化に適合した製造方法を提供し、
かつ形成される活性領域が明確に形成できる。なお、何
らの欠陥もなくトレンチを埋めることができる。
ーサの幅の調節が容易で狭く形成できるという点のた
め、本発明は、高集積化に適合した製造方法を提供し、
かつ形成される活性領域が明確に形成できる。なお、何
らの欠陥もなくトレンチを埋めることができる。
【００２３】
【実施例】以下、本発明の実施例を図に基づいて詳細に
説明する。
説明する。
【００２４】実施例１ 図７は、本発明に従う素子分離領域を有する半導体装置
の平面図であり、図８ないし図１７は、図７のＢ−Ｂ′
線に沿う断面図であって、本発明の半導体装置を得るた
めの製造工程図であり、図１８は、図７のＡ−Ａ′線に
沿う完成断面図である。
の平面図であり、図８ないし図１７は、図７のＢ−Ｂ′
線に沿う断面図であって、本発明の半導体装置を得るた
めの製造工程図であり、図１８は、図７のＡ−Ａ′線に
沿う完成断面図である。
【００２５】図７において、図の上下方向に長い楕円形
状の活性領域を左右方向に横切って形成される配線たと
えば、ゲート電極ラインは大きい段差なしにほぼ同一平
面上に配置することができる。
状の活性領域を左右方向に横切って形成される配線たと
えば、ゲート電極ラインは大きい段差なしにほぼ同一平
面上に配置することができる。
【００２６】図７に認められるように、半導体基板に設
けられる活性領域は島形態に配置されている。それぞれ
の島、すなわち、活性領域は相互に離れた距離に関係な
く自身の外郭を取囲む所定の幅を有する環状トレンチに
よってのみ素子分離される。このような構成は、従来の
場合とは異なり素子分離法として幅広く適用できる。こ
のような観点において、図７のＢ−Ｂ′線に沿う断面図
すなわち図８〜図１７を参照して、以下本発明を説明す
るが、活性領域間の離れた距離とは無関係に説明でき
る。
けられる活性領域は島形態に配置されている。それぞれ
の島、すなわち、活性領域は相互に離れた距離に関係な
く自身の外郭を取囲む所定の幅を有する環状トレンチに
よってのみ素子分離される。このような構成は、従来の
場合とは異なり素子分離法として幅広く適用できる。こ
のような観点において、図７のＢ−Ｂ′線に沿う断面図
すなわち図８〜図１７を参照して、以下本発明を説明す
るが、活性領域間の離れた距離とは無関係に説明でき
る。
【００２７】まず、半導体基板上に活性領域と非活性領
域とを定義するため絶縁層を形成して、非活性領域を開
口する。
域とを定義するため絶縁層を形成して、非活性領域を開
口する。
【００２８】前記開口部の大きさは図７において、符号
２０と指示したトレンチ領域を除いた実際活性領域のみ
の大きさにより決定される。
２０と指示したトレンチ領域を除いた実際活性領域のみ
の大きさにより決定される。
【００２９】図８に示すように、半導体基板２１上に熱
酸化工程あるいは化学気相蒸着（ＣＶＤ）方法にて高温
酸化膜２２を３０００Å程度の厚さで形成し、次いで通
常の写真エッチング方法にてフォトレジスト２３により
非活性領域を開口する。図７において、符号３はＢ−
Ｂ′線上の開口部分であり、該領域はスペース領域２０
を含んだ非活性領域の大きさである。したがって、前記
高温酸化膜２２で覆われた活性領域を除いた部分、非活
性領域においてはシリコン基板が露出される。
酸化工程あるいは化学気相蒸着（ＣＶＤ）方法にて高温
酸化膜２２を３０００Å程度の厚さで形成し、次いで通
常の写真エッチング方法にてフォトレジスト２３により
非活性領域を開口する。図７において、符号３はＢ−
Ｂ′線上の開口部分であり、該領域はスペース領域２０
を含んだ非活性領域の大きさである。したがって、前記
高温酸化膜２２で覆われた活性領域を除いた部分、非活
性領域においてはシリコン基板が露出される。
【００３０】前記非活性領域は環状トレンチ領域を含ん
でいるが、図９に示すように、設定された幅のトレンチ
領域を定義するため開口部の側壁内にスペーサを形成す
る。前記スペーサは以後選択的にエッチング除去するこ
とを考慮して開口部を形成する絶縁層、すなわち高温酸
化膜２２より大きいエッチング率の材料を選択して形成
する。この実施例においては、このためポリシリコンを
用いている。
でいるが、図９に示すように、設定された幅のトレンチ
領域を定義するため開口部の側壁内にスペーサを形成す
る。前記スペーサは以後選択的にエッチング除去するこ
とを考慮して開口部を形成する絶縁層、すなわち高温酸
化膜２２より大きいエッチング率の材料を選択して形成
する。この実施例においては、このためポリシリコンを
用いている。
【００３１】前記スペーサを形成するため、開口部が形
成された基板全面にわたってポリシリコンを１０００Å
程度の厚さで沈積形成し、反応性イオンエッチングのよ
うな水平面が削られやすく、垂直面が削られにくい非等
方性エッチング方法によって高温酸化膜２２にまでエッ
チングしてポリシリコンによるスペーサ２４，２５を形
成する。
成された基板全面にわたってポリシリコンを１０００Å
程度の厚さで沈積形成し、反応性イオンエッチングのよ
うな水平面が削られやすく、垂直面が削られにくい非等
方性エッチング方法によって高温酸化膜２２にまでエッ
チングしてポリシリコンによるスペーサ２４，２５を形
成する。
【００３２】素子分離領域は、素子分離領域に対応する
半導体基板層に寄生チャンネル阻止のための不純物層が
求められるため、図９に示すように、Ｐ型基板であると
きＰ + イオン層２６が形成されるようイオン注入工程を
行なう。
半導体基板層に寄生チャンネル阻止のための不純物層が
求められるため、図９に示すように、Ｐ型基板であると
きＰ + イオン層２６が形成されるようイオン注入工程を
行なう。
【００３３】イオン注入の後にも開口部はシリコン基板
が露出された状態にあり、特に、この領域はポリシリコ
ンによるスペーサの除去の際あるいはトレンチの形成の
際保護しなければならないので、トレンチ形成用マスキ
ング層が形成されるように高温酸化膜２２およびスペー
サ２４，２５より小さいエッチング率の物質、たとえ
ば、窒化シリコン層２７を１５００Å程度の厚さで基板
全面にわたって沈積形成する。そして、非活性領域上の
前記窒化シリコン層２７がこの領域内において平坦化さ
れた層になるようにフォトレジスト層２８を全面に塗布
し、次のように工程を進行する。
が露出された状態にあり、特に、この領域はポリシリコ
ンによるスペーサの除去の際あるいはトレンチの形成の
際保護しなければならないので、トレンチ形成用マスキ
ング層が形成されるように高温酸化膜２２およびスペー
サ２４，２５より小さいエッチング率の物質、たとえ
ば、窒化シリコン層２７を１５００Å程度の厚さで基板
全面にわたって沈積形成する。そして、非活性領域上の
前記窒化シリコン層２７がこの領域内において平坦化さ
れた層になるようにフォトレジスト層２８を全面に塗布
し、次のように工程を進行する。
【００３４】すなわち、図９に示すように、非活性領域
内の陥没部を埋めながら平坦化された表面を有するよう
スピンコーティングされたフォトレジスト層２８を非等
方性エッチング方法にてエッチングする。
内の陥没部を埋めながら平坦化された表面を有するよう
スピンコーティングされたフォトレジスト層２８を非等
方性エッチング方法にてエッチングする。
【００３５】このとき、窒化シリコン層２７が露出され
るまでエッチングすることにより、前記非活性領域内の
陥没部にはフォトレジスト層が残留するようになる。図
９において、フォトレジスト層内に示す点線は、前記工
程より残留するようになるフォトレジスト層２９の境界
を示すものである。その結果を図１０に示す。
るまでエッチングすることにより、前記非活性領域内の
陥没部にはフォトレジスト層が残留するようになる。図
９において、フォトレジスト層内に示す点線は、前記工
程より残留するようになるフォトレジスト層２９の境界
を示すものである。その結果を図１０に示す。
【００３６】図１０を用いて、非活性層内の平坦化され
た窒化シリコン層の形成工程を次のように説明する。
た窒化シリコン層の形成工程を次のように説明する。
【００３７】前記非活性領域内の窒化シリコン層はトレ
ンチの形成の際トレンチバッファ層として作用し、以後
段差なしに形成されるため平坦化しなければならない。
ンチの形成の際トレンチバッファ層として作用し、以後
段差なしに形成されるため平坦化しなければならない。
【００３８】図１０に示すような段階において、トレン
チ形成のためにはポリシリコンによるスペーサ２４，２
５がその幅ほど露出されるようにするとともにスペーサ
間の窒化層２７も平坦化されなければならない。
チ形成のためにはポリシリコンによるスペーサ２４，２
５がその幅ほど露出されるようにするとともにスペーサ
間の窒化層２７も平坦化されなければならない。
【００３９】本発明においては、このため、非等方性エ
ッチングであるプラズマエッチング方法によって窒化シ
リコン層２７のうち、２７Ａまたは２７Ｂで示す部分の
みが除去されるようにする。
ッチングであるプラズマエッチング方法によって窒化シ
リコン層２７のうち、２７Ａまたは２７Ｂで示す部分の
みが除去されるようにする。
【００４０】理解のため、図１１にはその過程を図式的
に示している。同図を参照して、プラズマによるエッチ
ドーパントがスペーサ２４の勾配のある輪郭２４Ａに沿
って反射が起きてフォトレジスト層２９の端部下方に存
在している窒化シリコン層２７Ａにまで漸次エッチング
しながら時間調節による過度なエッチングを行なうよう
になると、前記窒化シリコン層２７Ａあるいは窒化シリ
コン層２７Ｂのみを除去できるようになる。
に示している。同図を参照して、プラズマによるエッチ
ドーパントがスペーサ２４の勾配のある輪郭２４Ａに沿
って反射が起きてフォトレジスト層２９の端部下方に存
在している窒化シリコン層２７Ａにまで漸次エッチング
しながら時間調節による過度なエッチングを行なうよう
になると、前記窒化シリコン層２７Ａあるいは窒化シリ
コン層２７Ｂのみを除去できるようになる。
【００４１】しかしながら、各種乾式エッチング方法
中、反応性イオンエッチング方法を用いると、図１２に
示すように、フォトレジスト層２９を境界にした垂直方
向へのエッチングのみが行なわれるため、前記フォトレ
ジスト層２９の除去の後平坦ではない窒化シリコン層が
得られる問題が発生して反応性イオンエッチングによる
方法は好ましくないが、本発明は次のようにしてこれを
解決している。すなわち、図１２の段階においてフォト
レジスト層２９を除去した後、図１３において、２７′
で示す窒化シリコンを湿式法によりわずかにエッチング
することにより先端部ではリン酸溶液との反応表面が他
の領域より露出される部分が大きいため、ほぼ丸い形態
の比較的平坦で鋭くない凸部を持つ断面形状を得ること
ができる。
中、反応性イオンエッチング方法を用いると、図１２に
示すように、フォトレジスト層２９を境界にした垂直方
向へのエッチングのみが行なわれるため、前記フォトレ
ジスト層２９の除去の後平坦ではない窒化シリコン層が
得られる問題が発生して反応性イオンエッチングによる
方法は好ましくないが、本発明は次のようにしてこれを
解決している。すなわち、図１２の段階においてフォト
レジスト層２９を除去した後、図１３において、２７′
で示す窒化シリコンを湿式法によりわずかにエッチング
することにより先端部ではリン酸溶液との反応表面が他
の領域より露出される部分が大きいため、ほぼ丸い形態
の比較的平坦で鋭くない凸部を持つ断面形状を得ること
ができる。
【００４２】このとき、エッチングされる窒化シリコン
層に対し、この実施例１においては１５００Åの厚さで
積層したが、形成するトレンチの深さを１μｍにして形
成するとき少なくとも１０００Åの厚さの窒化シリコン
層は十分にバッファ層として作用できるので、図１０に
示す具体化された領域の限定なしに十分に過度エッチン
グされてもよい。もし、１５００Åの厚さを維持する範
囲内において窒化シリコン層が一部エッチングされたと
いうと図１４に示すようにエッチングされた窒化シリコ
ン層２７Ｃ内にフォトレジスト層２９の一部を含めるこ
とができ、また過度エッチングである場合窒化シリコン
の表面に接してフォトレジスト層２９が残存する形態を
とることもできる。図１４は、高温酸化膜２２にまでエ
ッチングして窒化シリコン層２７を部分エッチング処理
した状態を示すものであり、この段階に続けてフォトレ
ジスト層２９を除去するが、好ましくは、たとえばプラ
ズマ技法を用いてフォトレジストを酸化させて除去す
る。
層に対し、この実施例１においては１５００Åの厚さで
積層したが、形成するトレンチの深さを１μｍにして形
成するとき少なくとも１０００Åの厚さの窒化シリコン
層は十分にバッファ層として作用できるので、図１０に
示す具体化された領域の限定なしに十分に過度エッチン
グされてもよい。もし、１５００Åの厚さを維持する範
囲内において窒化シリコン層が一部エッチングされたと
いうと図１４に示すようにエッチングされた窒化シリコ
ン層２７Ｃ内にフォトレジスト層２９の一部を含めるこ
とができ、また過度エッチングである場合窒化シリコン
の表面に接してフォトレジスト層２９が残存する形態を
とることもできる。図１４は、高温酸化膜２２にまでエ
ッチングして窒化シリコン層２７を部分エッチング処理
した状態を示すものであり、この段階に続けてフォトレ
ジスト層２９を除去するが、好ましくは、たとえばプラ
ズマ技法を用いてフォトレジストを酸化させて除去す
る。
【００４３】したがって、非活性領域内にはトレンチ幅
のポリシリコンによるスペーサ２４，２５が開口部の側
壁に連なって存在し、これらスペーサの内方には窒化シ
リコン層がその下方のシリコン基板を覆っており、言及
したとおりに、トレンチの形成の際バッファ層として作
用する。
のポリシリコンによるスペーサ２４，２５が開口部の側
壁に連なって存在し、これらスペーサの内方には窒化シ
リコン層がその下方のシリコン基板を覆っており、言及
したとおりに、トレンチの形成の際バッファ層として作
用する。
【００４４】図１５に示すように、シリコンのみをエッ
チングするとスペーサ領域のシリコン基板が露出し、そ
の後露出したシリコン基板領域を非等方性エッチング方
法によって所定深さのトレンチに形成する。トレンチ形
成に伴うトレンチ内部表面上のシリコン層の欠陥を補償
するよう、たとえば、熱酸化工程にて酸化層３０をトレ
ンチ内部表面上に形成した後トレンチ内部を埋める工程
段階を行なう。
チングするとスペーサ領域のシリコン基板が露出し、そ
の後露出したシリコン基板領域を非等方性エッチング方
法によって所定深さのトレンチに形成する。トレンチ形
成に伴うトレンチ内部表面上のシリコン層の欠陥を補償
するよう、たとえば、熱酸化工程にて酸化層３０をトレ
ンチ内部表面上に形成した後トレンチ内部を埋める工程
段階を行なう。
【００４５】図１６および図１７は、トレンチの内部を
埋める工程段階を示すものであり、この実施例において
は開口部を定義する高温酸化膜２２と同様に第２高温酸
化膜３１を基板全面にわたって沈積形成する。そうする
と、前記第２高温酸化膜３１は活性領域の露出作業時、
活性領域上の高温酸化膜２２と同一の工程を経るように
なる。すなわち、前記高温酸化膜２２および第２高温酸
化膜３１に対し、乾式エッチング方法にてシリコン基板
２１が露出されるまでエッチングすると、図１７に示す
ように、窒化シリコン層２７Ｃの両側壁で高温酸化膜に
よるスペーサ３２，３３が形成され、これらスペーサ３
２，３３と厚さが１０００ないし１５００Åの窒化シリ
コン層２７Ｃとはほぼ段差なしに非活性領域を占有する
ようになり、素子分離領域をなすようになる。このと
き、窒化シリコン層２７の表面の内側３４は若干陥没さ
れているが、この陥没部位をなす両側壁３５上には小さ
いスペーサ（示さず）、すなわち第２高温酸化膜３１に
よるスペーサが形成することもあるが、本発明の特徴と
は関係がない。すなわち、ステップカバレージの問題に
悪影響を与えずスムーズな表面形状を有するという結果
が得られる。
埋める工程段階を示すものであり、この実施例において
は開口部を定義する高温酸化膜２２と同様に第２高温酸
化膜３１を基板全面にわたって沈積形成する。そうする
と、前記第２高温酸化膜３１は活性領域の露出作業時、
活性領域上の高温酸化膜２２と同一の工程を経るように
なる。すなわち、前記高温酸化膜２２および第２高温酸
化膜３１に対し、乾式エッチング方法にてシリコン基板
２１が露出されるまでエッチングすると、図１７に示す
ように、窒化シリコン層２７Ｃの両側壁で高温酸化膜に
よるスペーサ３２，３３が形成され、これらスペーサ３
２，３３と厚さが１０００ないし１５００Åの窒化シリ
コン層２７Ｃとはほぼ段差なしに非活性領域を占有する
ようになり、素子分離領域をなすようになる。このと
き、窒化シリコン層２７の表面の内側３４は若干陥没さ
れているが、この陥没部位をなす両側壁３５上には小さ
いスペーサ（示さず）、すなわち第２高温酸化膜３１に
よるスペーサが形成することもあるが、本発明の特徴と
は関係がない。すなわち、ステップカバレージの問題に
悪影響を与えずスムーズな表面形状を有するという結果
が得られる。
【００４６】図１７において、符号３は図７の対応部分
と同一であり、この部分は図７の広い素子分離領域４に
対しても同一な形態を維持する。
と同一であり、この部分は図７の広い素子分離領域４に
対しても同一な形態を維持する。
【００４７】前述のように、素子分離が完成した半導体
ウェハの活性領域上に必要素子を形成するようになる
が、一例として、図７のＡ−Ａ′線に沿ってとられた断
面図である図１８のように相互に対応して“Ｃ”で示す
活性領域上に１対のＭＩＳＦＥＴを形成した例を説明す
ると、通常の過程を用いて活性領域の露出された半導体
基板に熱酸化工程にて薄い酸化層を形成し、その上にポ
リシリコンで所定幅のゲート電極３７を形成する。この
形態は、平面から見て図７のように長さ方向に配置され
る場合、図１７のような素子分離領域上を横切るような
るが、これは、図６とは根本的に異なる形態であり、良
好な平坦性によってステップカバレージの悪化が防止さ
れるばかりでなく、これによって凹凸に伴う長さ増加が
ないため、ゲート電極ラインに沿い信号の伝達遅延が改
善されるものである。そして、ゲート電極３７の両側に
はソース／ドレイン領域３８が形成されることによりＭ
ＩＳＦＥＴが形成される。
ウェハの活性領域上に必要素子を形成するようになる
が、一例として、図７のＡ−Ａ′線に沿ってとられた断
面図である図１８のように相互に対応して“Ｃ”で示す
活性領域上に１対のＭＩＳＦＥＴを形成した例を説明す
ると、通常の過程を用いて活性領域の露出された半導体
基板に熱酸化工程にて薄い酸化層を形成し、その上にポ
リシリコンで所定幅のゲート電極３７を形成する。この
形態は、平面から見て図７のように長さ方向に配置され
る場合、図１７のような素子分離領域上を横切るような
るが、これは、図６とは根本的に異なる形態であり、良
好な平坦性によってステップカバレージの悪化が防止さ
れるばかりでなく、これによって凹凸に伴う長さ増加が
ないため、ゲート電極ラインに沿い信号の伝達遅延が改
善されるものである。そして、ゲート電極３７の両側に
はソース／ドレイン領域３８が形成されることによりＭ
ＩＳＦＥＴが形成される。
【００４８】図７に示すような配置は、特にマトリック
スアレイ上に配置される半導体記憶装置に有効である
が、これは本発明の素子分離に係る一例であり、これを
応用したどんな半導体装置であっても形成可能である。
スアレイ上に配置される半導体記憶装置に有効である
が、これは本発明の素子分離に係る一例であり、これを
応用したどんな半導体装置であっても形成可能である。
【００４９】本発明の活性領域はＬＯＣＯＳによる活性
領域へのバードビーク（ｂｉｒｄ’ｓ ｂｅａｋ）によ
る侵食がなく、トレンチ幅の調節の可能性で微細な素子
の形成を可能であるようにするため、高集積化の傾向に
従う高密度の半導体装置の実現を可能にする。さらに、
トレンチの深さと窒化シリコン層２７Ｃの厚さの調節に
応じて段差の調節が可能であり設計上の融通性を提供す
る。
領域へのバードビーク（ｂｉｒｄ’ｓ ｂｅａｋ）によ
る侵食がなく、トレンチ幅の調節の可能性で微細な素子
の形成を可能であるようにするため、高集積化の傾向に
従う高密度の半導体装置の実現を可能にする。さらに、
トレンチの深さと窒化シリコン層２７Ｃの厚さの調節に
応じて段差の調節が可能であり設計上の融通性を提供す
る。
【００５０】実施例２ 本発明の実施例２について、以下、工程順序図である図
１９ないし図２４を参照して、詳細に説明する。
１９ないし図２４を参照して、詳細に説明する。
【００５１】実施例２が適用される半導体装置の活性領
域および非活性領域の形成例は図１の例と同一である。
域および非活性領域の形成例は図１の例と同一である。
【００５２】まず、第１工程は従来例と同様に非活性領
域の定義から開始される。すなわち、素子分離領域の形
成の後設けられた活性領域上に必要素子が形成されるの
で半導体基板６０上には図１９に示すように、パッド酸
化膜６１と窒化膜６２および高温酸化膜６３がそれぞれ
２４０Å、１５００Å、１０００Å程度の厚さで形成さ
れ、通常の写真エッチング方法にて開口部が形成され
る。
域の定義から開始される。すなわち、素子分離領域の形
成の後設けられた活性領域上に必要素子が形成されるの
で半導体基板６０上には図１９に示すように、パッド酸
化膜６１と窒化膜６２および高温酸化膜６３がそれぞれ
２４０Å、１５００Å、１０００Å程度の厚さで形成さ
れ、通常の写真エッチング方法にて開口部が形成され
る。
【００５３】前記パッド酸化膜６１は熱的に成長され窒
化膜および高温酸化膜を化学気相蒸着方法あるいは低圧
化学気相蒸着方法などにて沈積形成する。フォトレジス
ト層６４でパターン定義された開口部については、反応
性イオンエッチングのような乾式エッチング方法を用い
て積層された絶縁層が基板面までエッチングされて非活
性領域が定義される。このとき、この実施例に従い開口
部の幅は、たとえば０．４〜０．５μｍ程度にして形成
する。
化膜および高温酸化膜を化学気相蒸着方法あるいは低圧
化学気相蒸着方法などにて沈積形成する。フォトレジス
ト層６４でパターン定義された開口部については、反応
性イオンエッチングのような乾式エッチング方法を用い
て積層された絶縁層が基板面までエッチングされて非活
性領域が定義される。このとき、この実施例に従い開口
部の幅は、たとえば０．４〜０．５μｍ程度にして形成
する。
【００５４】開口部の形成のため用いられた前記フォト
レジスト層６４を除去し、図２０に示すように開口部の
側壁に対するスペーサ形成工程を進行する。
レジスト層６４を除去し、図２０に示すように開口部の
側壁に対するスペーサ形成工程を進行する。
【００５５】スペーサは基板全面にわたってたとえば窒
化膜あるいはポリシリコンを沈積し乾式エッチング方法
にて形成されるものである。このとき、重要なことは、
形成されるスペーサ６５，６６の幅Ｗである。この幅Ｗ
は活性領域を取囲む環状トレンチの幅をも含んで定義さ
れるものであるため、その幅を維持してスペーサが形成
されるようにする。
化膜あるいはポリシリコンを沈積し乾式エッチング方法
にて形成されるものである。このとき、重要なことは、
形成されるスペーサ６５，６６の幅Ｗである。この幅Ｗ
は活性領域を取囲む環状トレンチの幅をも含んで定義さ
れるものであるため、その幅を維持してスペーサが形成
されるようにする。
【００５６】この実施例においては、０．４〜０．５μ
ｍ幅の開口部に対し７００Å程度のトレンチの幅Ｔが形
成されるようにし、この幅Ｔとマージン幅とを含んで幅
が“Ｗ”であるスペーサが形成される。具体的には開口
部を定義する３層の積層絶縁膜の厚さが２７４０Åであ
るため、基板全面にわたって沈積する窒化膜の厚さは１
５００Åとし、乾式エッチング方法を行ないスペーサ幅
Ｗが７００〜１０００Åを維持するよう非等方性エッチ
ング方法にて行なうことによりスペーサ６５，６６を形
成する。同時に、前記の条件によりスペーサによって定
義される開口部内の領域は基板が露出されるようにす
る。
ｍ幅の開口部に対し７００Å程度のトレンチの幅Ｔが形
成されるようにし、この幅Ｔとマージン幅とを含んで幅
が“Ｗ”であるスペーサが形成される。具体的には開口
部を定義する３層の積層絶縁膜の厚さが２７４０Åであ
るため、基板全面にわたって沈積する窒化膜の厚さは１
５００Åとし、乾式エッチング方法を行ないスペーサ幅
Ｗが７００〜１０００Åを維持するよう非等方性エッチ
ング方法にて行なうことによりスペーサ６５，６６を形
成する。同時に、前記の条件によりスペーサによって定
義される開口部内の領域は基板が露出されるようにす
る。
【００５７】前述のように、トレンチの幅を含んでマー
ジン幅を有するスペーサを形成した後に露出した基板領
域に対し絶縁層を形成する。前述の露出した基板領域は
シリコンであるためこれに対する熱酸化工程を行ないシ
リコンが基板方向に消耗されながら漸次熱酸化層になる
ので、図に示すように、基板露出面より深く、そしてス
ペーサ内周によって定義される領域より幅広く酸化層が
形成される。この実施例においては形成される熱酸化層
６７の厚さがほぼ１０００Å程度に形成され得るように
工程条件を調節したが、これに伴いこの絶縁層の厚さの
１／２程度がシリコン基板内に形成される。このような
工程は以後良好な平坦性を有する素子分離領域を形成す
ることが主目的である。このとき、重要なことは、トレ
ンチの幅Ｔと酸化膜の厚さとは比例関係にあり相互従属
関係にあるということである。トレンチは以後の工程に
おいて熱酸化技法にて埋められ、この埋められる程度は
基板露出面より深く形成される熱酸化層の厚さｄに関係
するため、熱酸化層の基板露出面以下の厚さ“ｄ”にお
いて、この厚さはトレンチ幅Ｔと関係し、トレンチ幅Ｔ
は熱酸化層６７の成長の際左右にも拡張形成されるのに
留意してスペーサ幅Ｗを余裕のあるように形成して設計
条件を調節することが重要である。
ジン幅を有するスペーサを形成した後に露出した基板領
域に対し絶縁層を形成する。前述の露出した基板領域は
シリコンであるためこれに対する熱酸化工程を行ないシ
リコンが基板方向に消耗されながら漸次熱酸化層になる
ので、図に示すように、基板露出面より深く、そしてス
ペーサ内周によって定義される領域より幅広く酸化層が
形成される。この実施例においては形成される熱酸化層
６７の厚さがほぼ１０００Å程度に形成され得るように
工程条件を調節したが、これに伴いこの絶縁層の厚さの
１／２程度がシリコン基板内に形成される。このような
工程は以後良好な平坦性を有する素子分離領域を形成す
ることが主目的である。このとき、重要なことは、トレ
ンチの幅Ｔと酸化膜の厚さとは比例関係にあり相互従属
関係にあるということである。トレンチは以後の工程に
おいて熱酸化技法にて埋められ、この埋められる程度は
基板露出面より深く形成される熱酸化層の厚さｄに関係
するため、熱酸化層の基板露出面以下の厚さ“ｄ”にお
いて、この厚さはトレンチ幅Ｔと関係し、トレンチ幅Ｔ
は熱酸化層６７の成長の際左右にも拡張形成されるのに
留意してスペーサ幅Ｗを余裕のあるように形成して設計
条件を調節することが重要である。
【００５８】次いで、トレンチの形成工程を進行する。
図２０の段階において熱酸化層６７は垂直方向および水
平方向にも拡張形成されるが両スペーサ６５，６６をリ
ン酸溶液で湿式エッチングして除去することにより、ス
ペーサ幅Ｗより小さい幅のトレンチ幅Ｔにシリコン基板
が露出される。この理由は、スペーサ幅とトレンチ幅と
の間の寸法差は図２０の段階において熱酸化工程の際工
程により生じたものであり、したがって、トレンチ幅を
含んでマージン幅を有するスペーサが形成される。
図２０の段階において熱酸化層６７は垂直方向および水
平方向にも拡張形成されるが両スペーサ６５，６６をリ
ン酸溶液で湿式エッチングして除去することにより、ス
ペーサ幅Ｗより小さい幅のトレンチ幅Ｔにシリコン基板
が露出される。この理由は、スペーサ幅とトレンチ幅と
の間の寸法差は図２０の段階において熱酸化工程の際工
程により生じたものであり、したがって、トレンチ幅を
含んでマージン幅を有するスペーサが形成される。
【００５９】しかしながら、本発明において提示する特
定数値は一例であり、トレンチ幅は調節でき、熱酸化膜
の厚さも必ずしも１０００Åに限定されるものではな
い。
定数値は一例であり、トレンチ幅は調節でき、熱酸化膜
の厚さも必ずしも１０００Åに限定されるものではな
い。
【００６０】次に、露出された基板に対し乾式エッチン
グ工程にて図２１に示すように所定深さのトレンチ６
８，６９を形成する。
グ工程にて図２１に示すように所定深さのトレンチ６
８，６９を形成する。
【００６１】トレンチは非活性領域を境界にして所定の
幅をもって開口部の側壁内側に形成される。この大きさ
は本実施例においてほぼ７００Å程度に形成されたが、
トレンチ形成後にトレンチバッファ層として作用した熱
酸化層６７を乾式エッチングして除去することにより図
２２に示すように基板を露出させる。
幅をもって開口部の側壁内側に形成される。この大きさ
は本実施例においてほぼ７００Å程度に形成されたが、
トレンチ形成後にトレンチバッファ層として作用した熱
酸化層６７を乾式エッチングして除去することにより図
２２に示すように基板を露出させる。
【００６２】したがって、図２２から明らかなように、
開口部内において基板面に対し垂直方向にて“ｄ”の深
さ、具体的には熱酸化層６７の４５％の深さを有し平坦
なＳｉ表面Ｓが得られ、この表面の周囲にトレンチが形
成されている。トレンチ幅Ｔは１０００Å未満でも形成
可能であるため、この実施例において熱酸化膜の厚さが
１０００Åであるが、それ以下の厚さで形成されること
もできる。
開口部内において基板面に対し垂直方向にて“ｄ”の深
さ、具体的には熱酸化層６７の４５％の深さを有し平坦
なＳｉ表面Ｓが得られ、この表面の周囲にトレンチが形
成されている。トレンチ幅Ｔは１０００Å未満でも形成
可能であるため、この実施例において熱酸化膜の厚さが
１０００Åであるが、それ以下の厚さで形成されること
もできる。
【００６３】トレンチの内部は適合した物質で埋められ
なければならないので、このため、次のような工程を進
行させる。
なければならないので、このため、次のような工程を進
行させる。
【００６４】この実施例は、素子分離領域に対しその表
面が活性領域の表面と同一高さに平坦化させようとする
ものであるため、露出されるシリコン基板に対し図２３
に示すように、熱酸化工程を行ない、トレンチを熱酸化
物で埋めるとともに、“ｄ”の深さで平坦化酸化膜を形
成させる。したがって、トレンチ幅Ｔがこの実施例にお
いては７００Åであるため、形成される熱酸化層の幅ｄ
は１５００Å〜３０００Å程度に形成され、非活性領域
の表面を覆う熱酸化層が基板面と大体同じ高さまで形成
される。図２３の熱酸化段階はＬＯＣＯＳ工程において
行なうフィールド酸化膜の形成工程とも類似である。
面が活性領域の表面と同一高さに平坦化させようとする
ものであるため、露出されるシリコン基板に対し図２３
に示すように、熱酸化工程を行ない、トレンチを熱酸化
物で埋めるとともに、“ｄ”の深さで平坦化酸化膜を形
成させる。したがって、トレンチ幅Ｔがこの実施例にお
いては７００Åであるため、形成される熱酸化層の幅ｄ
は１５００Å〜３０００Å程度に形成され、非活性領域
の表面を覆う熱酸化層が基板面と大体同じ高さまで形成
される。図２３の熱酸化段階はＬＯＣＯＳ工程において
行なうフィールド酸化膜の形成工程とも類似である。
【００６５】この実施例に従う素子分離領域は前述のよ
うな工程により形成され、続いて活性領域を露出させる
ため、窒化膜６２とパッド酸化膜６１とを湿式エッチン
グ方法にて除去し図２４に示すように、この実施例に従
う素子分離領域を有する半導体装置が得られる。
うな工程により形成され、続いて活性領域を露出させる
ため、窒化膜６２とパッド酸化膜６１とを湿式エッチン
グ方法にて除去し図２４に示すように、この実施例に従
う素子分離領域を有する半導体装置が得られる。
【００６６】この実施例による素子分離領域の幅は０．
５μｍであり、微細化条件に合致する大きさで良好な平
坦性を伴って形成される。素子分離領域７１を境界にし
て形成される活性領域７２においては半導体素子が形成
されることにより、半導体装置が得られ、活性領域間の
金属配線の際非活性領域を横切る配線の形成時段差がほ
とんどないので有利であり、配線させるラインに沿って
信号遅延や従来のような段差に起因した微細間隔ライン
が短絡される問題が発生しない。
５μｍであり、微細化条件に合致する大きさで良好な平
坦性を伴って形成される。素子分離領域７１を境界にし
て形成される活性領域７２においては半導体素子が形成
されることにより、半導体装置が得られ、活性領域間の
金属配線の際非活性領域を横切る配線の形成時段差がほ
とんどないので有利であり、配線させるラインに沿って
信号遅延や従来のような段差に起因した微細間隔ライン
が短絡される問題が発生しない。
【００６７】
【発明の効果】本発明の実施例１および実施例２を通じ
てわかるように、本発明に従い形成される素子分離領域
の平坦化の程度は、トレンチの形成の後熱酸化工程の
際、あるいはスペーサ形成の後開口部内の露出された非
活性領域における熱酸化膜の厚さの程度に応じて制御す
ることができて工程の融通性がある。
てわかるように、本発明に従い形成される素子分離領域
の平坦化の程度は、トレンチの形成の後熱酸化工程の
際、あるいはスペーサ形成の後開口部内の露出された非
活性領域における熱酸化膜の厚さの程度に応じて制御す
ることができて工程の融通性がある。
【００６８】また、従来のＬＯＣＯＳ工程において生じ
たような、フィールド酸化膜形成の際、基板内側面にス
トレスが加わる問題はトレンチの形成により防止され、
したがって、物理的、電気的に安定化された活性領域に
素子を形成できる長所を有する。
たような、フィールド酸化膜形成の際、基板内側面にス
トレスが加わる問題はトレンチの形成により防止され、
したがって、物理的、電気的に安定化された活性領域に
素子を形成できる長所を有する。
【図１】従来の活性領域および非活性領域が形成される
半導体基板の平面図である。
半導体基板の平面図である。
【図２】トレンチ型非活性領域（素子分離領域）の構造
を得るための従来の製造工程図である。
を得るための従来の製造工程図である。
【図３】トレンチ型非活性領域（素子分離領域）の構造
を得るための従来の製造工程図である。
を得るための従来の製造工程図である。
【図４】トレンチ型非活性領域（素子分離領域）の構造
を得るための従来の製造工程図である。
を得るための従来の製造工程図である。
【図５】トレンチ型非活性領域（素子分離領域）の構造
を得るための従来の製造工程図である。
を得るための従来の製造工程図である。
【図６】トレンチ型非活性領域（素子分離領域）の構造
を得るための従来の製造工程図である。
を得るための従来の製造工程図である。
【図７】本発明に従う素子分離領域を有する半導体装置
の平面図である。
の平面図である。
【図８】図７のＢ−Ｂ′線に沿ってとられた本発明の半
導体装置を得るための製造工程図である。
導体装置を得るための製造工程図である。
【図９】図７のＢ−Ｂ′線に沿ってとられた本発明の半
導体装置を得るための製造工程図である。
導体装置を得るための製造工程図である。
【図１０】図７のＢ−Ｂ′線に沿ってとられた本発明の
半導体装置を得るための製造工程図である。
半導体装置を得るための製造工程図である。
【図１１】図７のＢ−Ｂ′線に沿ってとられた本発明の
半導体装置を得るための製造工程図である。
半導体装置を得るための製造工程図である。
【図１２】図７のＢ−Ｂ′線に沿ってとられた本発明の
半導体装置を得るための製造工程図である。
半導体装置を得るための製造工程図である。
【図１３】図７のＢ−Ｂ′線に沿ってとられた本発明の
半導体装置を得るための製造工程図である。
半導体装置を得るための製造工程図である。
【図１４】図７のＢ−Ｂ′線に沿ってとられた本発明の
半導体装置を得るための製造工程図である。
半導体装置を得るための製造工程図である。
【図１５】図７のＢ−Ｂ′線に沿ってとられた本発明の
半導体装置を得るための製造工程図である。
半導体装置を得るための製造工程図である。
【図１６】図７のＢ−Ｂ′線に沿ってとられた本発明の
半導体装置を得るための製造工程図である。
半導体装置を得るための製造工程図である。
【図１７】図７のＢ−Ｂ′線に沿ってとられた本発明の
半導体装置を得るための製造工程図である。
半導体装置を得るための製造工程図である。
【図１８】図７のＡ−Ａ′線に沿ってとられた完成半導
体装置の主要部断面図である。
体装置の主要部断面図である。
【図１９】本発明に従う別の素子分離領域の製造工程図
である。
である。
【図２０】本発明に従う別の素子分離領域の製造工程図
である。
である。
【図２１】本発明に従う別の素子分離領域の製造工程図
である。
である。
【図２２】本発明に従う別の素子分離領域の製造工程図
である。
である。
【図２３】本発明に従う別の素子分離領域の製造工程図
である。
である。
【図２４】本発明に従う別の素子分離領域の製造工程図
である。
である。
２１ 半導体基板 ２２ 高温酸化膜 ２３ フォトレジスト ２４，２５ スペーサ ２７ 窒化シリコン層 ２８，２９ フォトレジスト層 ３０ トレンチ内面の熱酸化膜 ３１ 第２高温酸化膜 ３２，３３ スペーサ ３７ ゲート電極 ３８ ソース／ドレイン領域 ６０ 半導体基板 ６１ パッド酸化膜 ６２ 窒化膜 ６８，６９ トレンチ
Claims (17)
- 【請求項１】 同一半導体基板上に相互に異なる幅かあ
るいは同一の幅を有するトレンチによる素子分離領域を
有する半導体装置の製造方法であって、 前記半導体基板上に絶縁層を形成して非活性領域（素子
分離領域）に対する開口部を形成する段階と、 活性領域を取囲む環状のトレンチ領域を定義するため開
口部の側壁に前記絶縁層と異なるエッチング率のスペー
サを形成する段階と、 スペーサと定義された基板に対しスペーサとは異なるエ
ッチング率を有する他の絶縁層を形成し前記スペーサを
エッチング除去することにより該領域に対し基板を露出
させる段階と、 露出された基板に対しトレンチを形成し前記開口部の形
成の際用いられた絶縁層と同一材質の絶縁層を沈積形成
してトレンチを埋めて非活性領域上の絶縁層の両側壁に
対しスペーサを形成することにより、活性領域を取囲む
環状のトレンチが形成されて素子分離領域が形成される
段階とを備える、半導体装置の製造方法。 - 【請求項２】 前記開口部を支持する絶縁層は、熱酸化
工程あるいは化学気相蒸着法で形成された酸化膜である
ことを特徴とする、請求項１に記載の半導体装置の製造
方法。 - 【請求項３】 前記活性領域は、素子分離領域を境界に
して半導体基板上において島形態に分布していることを
特徴とする、請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記開口部の側壁上に形成されるトレン
チの幅の広さと同一のスペーサの形成は、ポリシリコン
により形成されることを特徴とする、請求項１に記載の
半導体装置の製造方法。 - 【請求項５】 前記開口部内に形成されるスペーサと定
義された領域に形成された絶縁層の形成は、スペーサと
異なるエッチング率の窒化シリコンを形成し、その上に
フォトレジスト膜をスピンコーティングした後乾式エッ
チング方法にて前記窒化シリコン層が露出されるように
して平坦化させ、プラズマ乾式エッチング方法にて露出
された窒化シリコン層をエッチングして除去することに
より、トレンチの幅と同一な大きさのスペーサ露出およ
び窒化シリコン層の平坦化をなす段階を含むことを特徴
とする、請求項１に記載の半導体装置の製造方法。 - 【請求項６】 前記開口部内に形成されるスペーサと定
義される領域に形成された絶縁層の形成は、スペーサと
異なるエッチング率の窒化シリコンを形成し、その上に
フォトレジスト膜をスピンコーティングした後乾式エッ
チング方法にて前記窒化シリコン層が露出されるように
して平坦化させ、反応性イオンエッチング（ＲＩＥ）方
法にて前記露出された窒化シリコン層をエッチング除去
し、フォトレジスト膜を除去した後リン酸による湿式エ
ッチングで非活性領域上の窒化シリコンをエッチングし
てほぼ平坦化させる段階を含むことを特徴とする、請求
項１に記載の半導体装置の製造方法。 - 【請求項７】 前記トレンチ内を埋める材質は、開口部
を支持する絶縁層と同一の酸化膜であることを特徴とす
る、請求項１に記載の半導体装置の製造方法。 - 【請求項８】 形成されるトレンチは、島形態と離れて
配置される活性領域の外郭を取囲む環状の領域と定義さ
れて非活性領域の幅に関係なしに形成されることを特徴
とする、請求項１に記載の半導体装置の製造方法。 - 【請求項９】 前記スペーサと定義される領域上に形成
される窒化シリコン層のトレンチが１μｍであるときほ
ぼ１５００Åの厚さで形成されることを特徴とする、請
求項５または６に記載の半導体装置の製造方法。 - 【請求項１０】 半導体基板に島形態と分布される活性
領域間の分離領域（非活性領域）の定義は、前記基板上
に積層された絶縁層の部分エッチングで形成され、形成
された非活性領域の開口部の両側壁上に活性領域の外郭
を取囲む環状のトレンチが形成される所定幅を含むスペ
ーサが形成され、前記スペーサと定義される露出された
基板に対し基板レベル以下と形成される熱酸化層の形成
の後スペーサに準ずる領域に対しトレンチを形成し、前
記酸化層の除去の後露出された基板領域に対し熱酸化工
程によりトレンチを埋め、かつ基板レベルと同一である
よう酸化膜を形成してなる素子分離領域を有するように
する工程を含む、半導体装置の製造方法。 - 【請求項１１】 前記スペーサの幅は、基板レベル以下
の熱酸化層の厚さｄと該熱酸化層の形成の際左右に形成
される幅の１／２とを含んで形成されることを特徴とす
る、請求項１０に記載の半導体装置の製造方法。 - 【請求項１２】 前記素子分離領域の幅が０．５μｍで
あるとき、基板レベル以下の熱酸化層の厚さｄは１５０
０Åであり、トレンチＴの厚さは７００Å未満で形成さ
れることを特徴とする、請求項１１に記載の半導体装置
の製造方法。 - 【請求項１３】 前記開口部の側壁に形成されるスペー
サは、窒化膜あるいはポリシリコンで乾式エッチング方
法にて形成されることを特徴とする、請求項１０に記載
の半導体装置の製造方法。 - 【請求項１４】 前記スペーサに準ずる領域に対するト
レンチの形成は、スペーサの湿式エッチングによる除去
により露出された基板領域に対し両スペーサ間に形成さ
れた熱酸化層をトレンチバッファ層にして乾式エッチン
グ方法にて形成されることを特徴とする、請求項１０に
記載の半導体装置の製造方法。 - 【請求項１５】 同一半導体基板上に相互に異なるかあ
るいは同一の幅を有するトレンチによる素子分離領域を
有する半導体装置であって、 前記素子分離領域を境界にして半導体基板上において島
形態と分布される活性領域の外部に沿って所定の幅をも
って形成されたトレンチと、 さらに他の活性領域を取囲むトレンチ間非活性領域の基
板上に形成される平坦化された絶縁層と、 該絶縁層の側壁とトレンチ間の入口にはトレンチを埋め
る絶縁体によるスペーサで構成される素子分離領域とを
備えた、半導体装置。 - 【請求項１６】 前記トレンチ内を埋める絶縁物は酸化
物であり、非活性領域上の窒化シリコンであることを特
徴とする、請求項１５に記載の半導体装置。 - 【請求項１７】 前記非活性領域上の絶縁層の厚さは、
トレンチの深さが１μｍであるときほぼ１０００Åない
し１５００Åで形成されることを特徴とする、請求項１
６に記載の半導体装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR910017324 | 1991-10-02 | ||
| KR17326 | 1991-10-02 | ||
| KR17324 | 1991-10-02 | ||
| KR1019910017326A KR940003223B1 (ko) | 1991-10-02 | 1991-10-02 | 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653314A true JPH0653314A (ja) | 1994-02-25 |
| JP2608513B2 JP2608513B2 (ja) | 1997-05-07 |
Family
ID=26628760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4263435A Expired - Fee Related JP2608513B2 (ja) | 1991-10-02 | 1992-10-01 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5308784A (ja) |
| JP (1) | JP2608513B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311891A (ja) * | 2003-04-10 | 2004-11-04 | Seiko Instruments Inc | 半導体装置 |
| WO2006080056A1 (ja) * | 2005-01-26 | 2006-08-03 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2009266856A (ja) * | 2008-04-22 | 2009-11-12 | Oki Semiconductor Co Ltd | 半導体素子およびその製造方法 |
| JP2013235963A (ja) * | 2012-05-09 | 2013-11-21 | Panasonic Corp | 半導体装置 |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2914117B2 (ja) * | 1993-08-28 | 1999-06-28 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5372968A (en) * | 1993-09-27 | 1994-12-13 | United Microelectronics Corporation | Planarized local oxidation by trench-around technology |
| US5641705A (en) * | 1994-06-08 | 1997-06-24 | Samsung Electronics Co., Ltd. | Device isolation method of semiconductor device |
| US5432118A (en) * | 1994-06-28 | 1995-07-11 | Motorola, Inc. | Process for forming field isolation |
| KR0151049B1 (ko) * | 1995-05-29 | 1998-12-01 | 김광호 | 반도체장치의 소자분리방법 |
| KR100190010B1 (ko) * | 1995-12-30 | 1999-06-01 | 윤종용 | 반도체 소자의 소자분리막 형성방법 |
| US5904539A (en) * | 1996-03-21 | 1999-05-18 | Advanced Micro Devices, Inc. | Semiconductor trench isolation process resulting in a silicon mesa having enhanced mechanical and electrical properties |
| JP2000508474A (ja) * | 1996-04-10 | 2000-07-04 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 改善された平坦化方法を伴う半導体トレンチアイソレーション |
| US5926713A (en) * | 1996-04-17 | 1999-07-20 | Advanced Micro Devices, Inc. | Method for achieving global planarization by forming minimum mesas in large field areas |
| US5899727A (en) | 1996-05-02 | 1999-05-04 | Advanced Micro Devices, Inc. | Method of making a semiconductor isolation region bounded by a trench and covered with an oxide to improve planarization |
| US6013558A (en) * | 1997-08-06 | 2000-01-11 | Vlsi Technology, Inc. | Silicon-enriched shallow trench oxide for reduced recess during LDD spacer etch |
| US6306727B1 (en) * | 1997-08-18 | 2001-10-23 | Micron Technology, Inc. | Advanced isolation process for large memory arrays |
| US6326310B1 (en) * | 1997-12-17 | 2001-12-04 | Advanced Micro Devices, Inc. | Method and system for providing shallow trench profile shaping through spacer and etching |
| US5945724A (en) * | 1998-04-09 | 1999-08-31 | Micron Technology, Inc. | Trench isolation region for semiconductor device |
| US6265282B1 (en) * | 1998-08-17 | 2001-07-24 | Micron Technology, Inc. | Process for making an isolation structure |
| US6500744B2 (en) * | 1999-09-02 | 2002-12-31 | Micron Technology, Inc. | Methods of forming DRAM assemblies, transistor devices, and openings in substrates |
| US6699772B1 (en) * | 2002-09-18 | 2004-03-02 | Gian Sharma | Hybrid trench isolation technology for high voltage isolation using thin field oxide in a semiconductor process |
| US6756284B2 (en) * | 2002-09-18 | 2004-06-29 | Silicon Storage Technology, Inc. | Method for forming a sublithographic opening in a semiconductor process |
| US7560813B2 (en) | 2005-06-14 | 2009-07-14 | John Trezza | Chip-based thermo-stack |
| US7215032B2 (en) | 2005-06-14 | 2007-05-08 | Cubic Wafer, Inc. | Triaxial through-chip connection |
| US7838997B2 (en) * | 2005-06-14 | 2010-11-23 | John Trezza | Remote chip attachment |
| US8456015B2 (en) * | 2005-06-14 | 2013-06-04 | Cufer Asset Ltd. L.L.C. | Triaxial through-chip connection |
| US7687400B2 (en) * | 2005-06-14 | 2010-03-30 | John Trezza | Side stacking apparatus and method |
| US7157372B1 (en) * | 2005-06-14 | 2007-01-02 | Cubic Wafer Inc. | Coaxial through chip connection |
| US20060281303A1 (en) * | 2005-06-14 | 2006-12-14 | John Trezza | Tack & fuse chip bonding |
| US7786592B2 (en) * | 2005-06-14 | 2010-08-31 | John Trezza | Chip capacitive coupling |
| US7781886B2 (en) | 2005-06-14 | 2010-08-24 | John Trezza | Electronic chip contact structure |
| US7521806B2 (en) * | 2005-06-14 | 2009-04-21 | John Trezza | Chip spanning connection |
| US7851348B2 (en) * | 2005-06-14 | 2010-12-14 | Abhay Misra | Routingless chip architecture |
| US7534722B2 (en) * | 2005-06-14 | 2009-05-19 | John Trezza | Back-to-front via process |
| US8168000B2 (en) * | 2005-06-15 | 2012-05-01 | International Rectifier Corporation | III-nitride semiconductor device fabrication |
| JP2007067012A (ja) * | 2005-08-29 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US7687397B2 (en) * | 2006-06-06 | 2010-03-30 | John Trezza | Front-end processed wafer having through-chip connections |
| US20070281460A1 (en) * | 2006-06-06 | 2007-12-06 | Cubic Wafer, Inc. | Front-end processed wafer having through-chip connections |
| US7871927B2 (en) * | 2006-10-17 | 2011-01-18 | Cufer Asset Ltd. L.L.C. | Wafer via formation |
| US7670874B2 (en) | 2007-02-16 | 2010-03-02 | John Trezza | Plated pillar package formation |
| US7850060B2 (en) * | 2007-04-05 | 2010-12-14 | John Trezza | Heat cycle-able connection |
| US7748116B2 (en) * | 2007-04-05 | 2010-07-06 | John Trezza | Mobile binding in an electronic connection |
| US7960210B2 (en) * | 2007-04-23 | 2011-06-14 | Cufer Asset Ltd. L.L.C. | Ultra-thin chip packaging |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296456A (ja) * | 1986-06-16 | 1987-12-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01290235A (ja) * | 1988-05-17 | 1989-11-22 | Iwatsu Electric Co Ltd | 半導体集積回路装置 |
| JPH0323649A (ja) * | 1989-06-21 | 1991-01-31 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181639A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59219938A (ja) * | 1983-05-30 | 1984-12-11 | Hitachi Ltd | Ｍｏｓ形半導体装置およびその製造方法 |
| JPS60241231A (ja) * | 1984-05-15 | 1985-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製法 |
| WO1988004106A1 (en) * | 1986-11-24 | 1988-06-02 | Xicor, Inc. | Apparatus and method for forming self-aligned trench isolation |
| US4799990A (en) * | 1987-04-30 | 1989-01-24 | Ibm Corporation | Method of self-aligning a trench isolation structure to an implanted well region |
| US5004703A (en) * | 1989-07-21 | 1991-04-02 | Motorola | Multiple trench semiconductor structure method |
| JP2641781B2 (ja) * | 1990-02-23 | 1997-08-20 | シャープ株式会社 | 半導体素子分離領域の形成方法 |
| KR940006696B1 (ko) * | 1991-01-16 | 1994-07-25 | 금성일렉트론 주식회사 | 반도체 소자의 격리막 형성방법 |
-
1992
- 1992-10-01 US US07/955,108 patent/US5308784A/en not_active Expired - Lifetime
- 1992-10-01 JP JP4263435A patent/JP2608513B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62296456A (ja) * | 1986-06-16 | 1987-12-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01290235A (ja) * | 1988-05-17 | 1989-11-22 | Iwatsu Electric Co Ltd | 半導体集積回路装置 |
| JPH0323649A (ja) * | 1989-06-21 | 1991-01-31 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311891A (ja) * | 2003-04-10 | 2004-11-04 | Seiko Instruments Inc | 半導体装置 |
| WO2006080056A1 (ja) * | 2005-01-26 | 2006-08-03 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2009266856A (ja) * | 2008-04-22 | 2009-11-12 | Oki Semiconductor Co Ltd | 半導体素子およびその製造方法 |
| JP2013235963A (ja) * | 2012-05-09 | 2013-11-21 | Panasonic Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2608513B2 (ja) | 1997-05-07 |
| US5308784A (en) | 1994-05-03 |
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