JPS635543A - 半導体チツプキヤリヤおよびその製造方法 - Google Patents
半導体チツプキヤリヤおよびその製造方法Info
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- JPS635543A JPS635543A JP61150348A JP15034886A JPS635543A JP S635543 A JPS635543 A JP S635543A JP 61150348 A JP61150348 A JP 61150348A JP 15034886 A JP15034886 A JP 15034886A JP S635543 A JPS635543 A JP S635543A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子デバイスおよび光エレクトロニクスデバイ
ス等半導体デバイスを用いる産業分野に関する。
ス等半導体デバイスを用いる産業分野に関する。
大規模集積回路（ＬＳＩ）は電子卓上計算機、大型コン
ピュータ号広い分野に用いられており、ＬＳＩ機能とし
ても年々集積度、動作速度の向上、消費電力の低減等が
はかられている。例えばＳｉを用いたＬＳＩをＳｔ基板
上ではなく、絶縁体上に形成して基板の浮遊容量を減ら
して高速性を向上させ、同時にラッチアップやソフトエ
ラーの低減をはかることが試みられている。あるいは又
、集積回路（ＩＣ）や他の機能を有するデバイスを積層
化して高集積化や多機能化をはかることも試みられてい
る。
ピュータ号広い分野に用いられており、ＬＳＩ機能とし
ても年々集積度、動作速度の向上、消費電力の低減等が
はかられている。例えばＳｉを用いたＬＳＩをＳｔ基板
上ではなく、絶縁体上に形成して基板の浮遊容量を減ら
して高速性を向上させ、同時にラッチアップやソフトエ
ラーの低減をはかることが試みられている。あるいは又
、集積回路（ＩＣ）や他の機能を有するデバイスを積層
化して高集積化や多機能化をはかることも試みられてい
る。
このような半導体装置は、通常特別な手法で絶縁体上に
単結晶シリコン膜を成長させたのち、その単結晶シリコ
ン膜にデバイスを形成することによって裏遺される〔例
えば、アイ・イー・イー・イー・エレクトロン・デバイ
ス・レターズ（ＩＥＥＥ Ｅｌｏｅｔｒｏｎ Ｄｅｖｉ
ｃｅ Ｌｅｔｔｅｒｓ）ＥＤＬ−１巻、９９頁、１９８
０）。
単結晶シリコン膜を成長させたのち、その単結晶シリコ
ン膜にデバイスを形成することによって裏遺される〔例
えば、アイ・イー・イー・イー・エレクトロン・デバイ
ス・レターズ（ＩＥＥＥ Ｅｌｏｅｔｒｏｎ Ｄｅｖｉ
ｃｅ Ｌｅｔｔｅｒｓ）ＥＤＬ−１巻、９９頁、１９８
０）。
単結晶シリコン膜を成長させる特別な手法としては、あ
らかじめ多結晶シリコン膜を二酸化シリコン（Ｓｉ’、
）のような非晶質絶縁体上に堆積しておき、この多結
晶シリコン膜を例えばレーザビームで溶融固化して単結
晶シリコン膜に変換する再結晶化法〔例えばアプライド
・フィジックス・レターズ（Ａｐｐｌｉｅｄ Ｐｈｙｓ
ｉｃｓ Ｌａｔｔｅｒｓ） ４３巻。
らかじめ多結晶シリコン膜を二酸化シリコン（Ｓｉ’、
）のような非晶質絶縁体上に堆積しておき、この多結
晶シリコン膜を例えばレーザビームで溶融固化して単結
晶シリコン膜に変換する再結晶化法〔例えばアプライド
・フィジックス・レターズ（Ａｐｐｌｉｅｄ Ｐｈｙｓ
ｉｃｓ Ｌａｔｔｅｒｓ） ４３巻。
１０２３頁、１９８３）や、シリコンウェーハ上にマグ
ネシアスピネル（ＭｇＡ！ｔＯ４）などの絶縁体単結晶
膜をエピタキシャル成長させたのち、この絶縁体単結晶
膜上にシリコン膜をエピタキシャル成長させる、いわゆ
る、ヘテロエピタキシー法〔例えばジャーナル・オプ・
クリスタル・グロース（Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙ
ｓｔａｌ Ｇｒｏｖｒｔｈ） ７１巻、２５９頁、１９
８５）が用いられる。
ネシアスピネル（ＭｇＡ！ｔＯ４）などの絶縁体単結晶
膜をエピタキシャル成長させたのち、この絶縁体単結晶
膜上にシリコン膜をエピタキシャル成長させる、いわゆ
る、ヘテロエピタキシー法〔例えばジャーナル・オプ・
クリスタル・グロース（Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙ
ｓｔａｌ Ｇｒｏｖｒｔｈ） ７１巻、２５９頁、１９
８５）が用いられる。
これら従来の手法では、高品質で、かつ均一性の良い単
結晶シリコン膜が得にくいという大きな欠点が存在する
。例えば前述したヘテロエピタキシ法では格子定数ある
いは熱膨張係数の不整合により結晶欠陥が多く導入され
る。又、レーザのようなビームを用いた再結晶化法では
、゛熱歪に基づく欠陥が導入されたり、再結晶化に要す
る時間が長い等の欠点が存在する。このため、非晶質絶
縁体上にＩＣ＋ＬｓＩを形成することが極めて有効であ
ることがｇ識されてはいるものの設計通りの機能を有す
るデバイスあるいはシステムを製造することもまた極め
て難しいのが現状である。
結晶シリコン膜が得にくいという大きな欠点が存在する
。例えば前述したヘテロエピタキシ法では格子定数ある
いは熱膨張係数の不整合により結晶欠陥が多く導入され
る。又、レーザのようなビームを用いた再結晶化法では
、゛熱歪に基づく欠陥が導入されたり、再結晶化に要す
る時間が長い等の欠点が存在する。このため、非晶質絶
縁体上にＩＣ＋ＬｓＩを形成することが極めて有効であ
ることがｇ識されてはいるものの設計通りの機能を有す
るデバイスあるいはシステムを製造することもまた極め
て難しいのが現状である。
本発明の目的は、従来の技術では困難であった非晶質絶
縁体上へのＩＣ，ＬＳＩ の形成を容易にし、更には、
所望の如何なる基板上の如何なる位置にも、所望の半導
体デバイスを部分的に形成することのできる半導体チッ
プキャリヤおよびその製造方法を提供するととくある。
縁体上へのＩＣ，ＬＳＩ の形成を容易にし、更には、
所望の如何なる基板上の如何なる位置にも、所望の半導
体デバイスを部分的に形成することのできる半導体チッ
プキャリヤおよびその製造方法を提供するととくある。
第１の発明の半導体チップキャリヤは接着性フィルムと
この接着性フィルム上に固定された複数の半導体チップ
とを含んで構成される。
この接着性フィルム上に固定された複数の半導体チップ
とを含んで構成される。
また第２の発明の半導体チップキャリヤの製造方法は、
半導体素子層が形成された半導体基板表面のスクライプ
線領域に半導体素子層より深い溝を形成する工程と、前
記溝の形成された半導体基板表面に第１の接着剤を介し
て接着性フィルムを固着する工程と、前記接着性フィル
ム上に第２の接着剤を介して支持台を固着する工程と、
物理化学的研磨法により前記半導体基板裏面を研磨し前
記半導体素子層を露出させる工程と、前記第２の接着剤
を箒希専溶解して分離された半導体素子層を固着した前
記接着性フィルム上より前記支持台を除去する工程とを
含んで構成される。
半導体素子層が形成された半導体基板表面のスクライプ
線領域に半導体素子層より深い溝を形成する工程と、前
記溝の形成された半導体基板表面に第１の接着剤を介し
て接着性フィルムを固着する工程と、前記接着性フィル
ム上に第２の接着剤を介して支持台を固着する工程と、
物理化学的研磨法により前記半導体基板裏面を研磨し前
記半導体素子層を露出させる工程と、前記第２の接着剤
を箒希専溶解して分離された半導体素子層を固着した前
記接着性フィルム上より前記支持台を除去する工程とを
含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は第１の発明の半導体チップキャリヤの一実施例
の断面図である。
の断面図である。
第１図において、半導体チップキャリヤはポリイミド系
の接着性フィルム１とこの上に接着剤２により固定され
た複数の半導体チップ３とから構成されている。接着剤
２としては例えば、ポリイミド系接着剤で接着性フィル
ム１よりも接着作業温度が低いものを用いる。
の接着性フィルム１とこの上に接着剤２により固定され
た複数の半導体チップ３とから構成されている。接着剤
２としては例えば、ポリイミド系接着剤で接着性フィル
ム１よりも接着作業温度が低いものを用いる。
このように構成された本実施例においては、接着性フィ
ルム１は、はさみやナイフで容易に截断できるため、必
要な半導体チップを切り取り、他の基板の所望の位置に
固着し半導体デバ・イスを部分的に形成することができ
る。
ルム１は、はさみやナイフで容易に截断できるため、必
要な半導体チップを切り取り、他の基板の所望の位置に
固着し半導体デバ・イスを部分的に形成することができ
る。
次Ｋｇ造方法について説明する。
第２図（＆）〜（ｄ）は第２の発明である半導体チップ
キャリヤの製造方法を説明する為の工程順に示したチッ
プの断面図である。
キャリヤの製造方法を説明する為の工程順に示したチッ
プの断面図である。
まず第２図（ａ）に示すように、シリコン基板４の表面
に通常の方法で６４にビットダイナミックＲＡＭに用い
られる複数の半導体素子層８を形成し、スクライプ線分
離領域に半導体素子層３の厚さよシも深い溝５を形成す
る。
に通常の方法で６４にビットダイナミックＲＡＭに用い
られる複数の半導体素子層８を形成し、スクライプ線分
離領域に半導体素子層３の厚さよシも深い溝５を形成す
る。
次に第２図（ｂ）に示すように、ポリイミド系の第１の
接着剤２人を半導体素子層３上に被覆する。
接着剤２人を半導体素子層３上に被覆する。
次に第２図（Ｃ） Ｋ示すように厚さ５０μｍ程度のポ
リイミド系からなる接着性フィルム１を第１の接着剤を
用いて接着させたのち、この上に軟化温度が第１の接着
剤２人の耐熱温度（〜２００℃）よりも低い熱可塑性の
第２の接着剤６を用いて、金属製の支持台７を接着する
。
リイミド系からなる接着性フィルム１を第１の接着剤を
用いて接着させたのち、この上に軟化温度が第１の接着
剤２人の耐熱温度（〜２００℃）よりも低い熱可塑性の
第２の接着剤６を用いて、金属製の支持台７を接着する
。
次に第２図（力に示すように物理化学的研磨法によりシ
リコン基板４の裏面を研磨し半導体素子層８を露出させ
る。この工程で各半導体素子層８はシリコン基板４より
分離される。この研磨工程では、例えば砥粒としてコロ
イダルシリカ、化学液として有機アミンを用いると半導
体素子分離領域を形成する二酸化シリコン（Ｓ ＩＯ，
）の研磨加工速度をシリコンの加工速度に比べて１１５
０程度に小さくできる。従って、半導体素子層３よシ深
く形成されたＳｌＯ，層とシリコン基板との境界で、研
磨を自動的に停止させることができる。
リコン基板４の裏面を研磨し半導体素子層８を露出させ
る。この工程で各半導体素子層８はシリコン基板４より
分離される。この研磨工程では、例えば砥粒としてコロ
イダルシリカ、化学液として有機アミンを用いると半導
体素子分離領域を形成する二酸化シリコン（Ｓ ＩＯ，
）の研磨加工速度をシリコンの加工速度に比べて１１５
０程度に小さくできる。従って、半導体素子層３よシ深
く形成されたＳｌＯ，層とシリコン基板との境界で、研
磨を自動的に停止させることができる。
次にこのような研磨工程を経たのち、加熱して接着性フ
ィルム１を支持台７からはずし、有機容剤で第２の接着
剤６を除去することにより第１図に示した第１の発明の
半導体チップキャリヤが得られる。
ィルム１を支持台７からはずし、有機容剤で第２の接着
剤６を除去することにより第１図に示した第１の発明の
半導体チップキャリヤが得られる。
以下従来技術により半導体素子層８表面に配線等を形成
し６４にビット・ダイナミックＲＡＭＫ用いられる半導
体チップ３を完成させる。
し６４にビット・ダイナミックＲＡＭＫ用いられる半導
体チップ３を完成させる。
このようにして形成された半導体チップ３を切りとり接
着性フィルム１により４インチサイズの石英ガラス基板
表面に接着することにより石英ガラス基板表面の一部に
６４にビット・ダイナミックＲＡＭを形成した。このよ
うにして得られた石英ガラス基板上の６４にビット・ダ
イナミックＲＡＭは正常の動作特性を示した。
着性フィルム１により４インチサイズの石英ガラス基板
表面に接着することにより石英ガラス基板表面の一部に
６４にビット・ダイナミックＲＡＭを形成した。このよ
うにして得られた石英ガラス基板上の６４にビット・ダ
イナミックＲＡＭは正常の動作特性を示した。
本発明の半導体チップキャリヤはデバイスの積層化にも
有効であり、第３図はその一例を示す縦断面図である。
有効であり、第３図はその一例を示す縦断面図である。
すなわち、サファイア基板１０上にＳｔ、、層１１によ
り分離さｎて形成されたＭＯ８ＦＥＴ素子層１２の上に
、６４にビットダイナミックＲＡＭが形成され半導体チ
ップ３を接着性フィルム１により固着することによシ墳
層デバイスを容易に形成できる。
り分離さｎて形成されたＭＯ８ＦＥＴ素子層１２の上に
、６４にビットダイナミックＲＡＭが形成され半導体チ
ップ３を接着性フィルム１により固着することによシ墳
層デバイスを容易に形成できる。
上記実施例では半導体素子層としてＳｌからなるＬＳＩ
を用いた場合について示したが、半導体素子層はシリコ
ンに限らず、例えばＧａＡｓの如き■−■化合物半導体
結晶層に形成されたＬＳＩであってもよいことは勿論で
ちる。
を用いた場合について示したが、半導体素子層はシリコ
ンに限らず、例えばＧａＡｓの如き■−■化合物半導体
結晶層に形成されたＬＳＩであってもよいことは勿論で
ちる。
以上説明したように本発明は、接着性フィルム上に半導
体チップを固着することにより、非晶質絶縁体上へのＩ
Ｃ，ＬＳＩ の形成が容易にできるという効果のある半
導体チップキャリヤおよびその製造方法が得られる。
体チップを固着することにより、非晶質絶縁体上へのＩ
Ｃ，ＬＳＩ の形成が容易にできるという効果のある半
導体チップキャリヤおよびその製造方法が得られる。
第１図は第１の発明の半導体チップキャリヤの一実施例
の断面図、第２図（ａ）〜（ｄ）は第２の発明の半導体
チップキャリヤの製造方法の一実施例を説明するための
工程順に示したチップの断面図、第３図は本発明の半導
体チップキャリヤを用いてデバイスを積層化した一例の
断面図である。 １・−・・・接着性フィルム、２・・・−・接着剤、２
Ａ−・・・第１の接着剤、３・・・・・・半導体チップ
、４・・・・・・シリコン基板、５・・・・・・溝、６
・・・・−・第２の接着剤、７・・−・・・支持体、８
・・・・・・半導体素子層、１０・・・・・・サファイ
ア基板、１１・・・・・・５１０１層、１２・−・・・
・ＭＯ８ＦＥＴ素子層。 Ｍｌス 粥３図 第Ｚ図
の断面図、第２図（ａ）〜（ｄ）は第２の発明の半導体
チップキャリヤの製造方法の一実施例を説明するための
工程順に示したチップの断面図、第３図は本発明の半導
体チップキャリヤを用いてデバイスを積層化した一例の
断面図である。 １・−・・・接着性フィルム、２・・・−・接着剤、２
Ａ−・・・第１の接着剤、３・・・・・・半導体チップ
、４・・・・・・シリコン基板、５・・・・・・溝、６
・・・・−・第２の接着剤、７・・−・・・支持体、８
・・・・・・半導体素子層、１０・・・・・・サファイ
ア基板、１１・・・・・・５１０１層、１２・−・・・
・ＭＯ８ＦＥＴ素子層。 Ｍｌス 粥３図 第Ｚ図
Claims (2)
- （１）接着性フィルムと該接着性フィルム上に固着され
た複数の半導体チップとを含むことを特徴とする半導体
チップキャリヤ。 - （２）半導体素子層が形成された半導体基板表面のスク
ライプ線領域に半導体素子層より深い溝を形成する工程
と、前記溝の形成された半導体基板表面に第１の接着剤
を介して接着性フィルムを固着する工程と、前記接着性
フィルム上に第２の接着剤を介して支持台を固着する工
程と、物理化学的研磨法により前記半導体基板裏面を研
磨し前記半導体素子層を露出させる工程と、前記第２の
接着剤を溶解して分離された前記半導体素子層を固着し
た前記接着性フィルム上より前記支持台を除去する工程
とを含むことを特徴とする半導体チップキャリヤの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150348A JPS635543A (ja) | 1986-06-25 | 1986-06-25 | 半導体チツプキヤリヤおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150348A JPS635543A (ja) | 1986-06-25 | 1986-06-25 | 半導体チツプキヤリヤおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635543A true JPS635543A (ja) | 1988-01-11 |
Family
ID=15495027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150348A Pending JPS635543A (ja) | 1986-06-25 | 1986-06-25 | 半導体チツプキヤリヤおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635543A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02191358A (ja) * | 1989-01-19 | 1990-07-27 | Toshiba Corp | 半導体素子の加工方法 |
| US6479890B1 (en) | 1998-01-22 | 2002-11-12 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Semiconductor microsystem embedded in flexible foil |
-
1986
- 1986-06-25 JP JP61150348A patent/JPS635543A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02191358A (ja) * | 1989-01-19 | 1990-07-27 | Toshiba Corp | 半導体素子の加工方法 |
| US6479890B1 (en) | 1998-01-22 | 2002-11-12 | Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. | Semiconductor microsystem embedded in flexible foil |
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