JPS5995661A - 記憶システム - Google Patents
記憶システムInfo
- Publication number
- JPS5995661A JPS5995661A JP20569582A JP20569582A JPS5995661A JP S5995661 A JPS5995661 A JP S5995661A JP 20569582 A JP20569582 A JP 20569582A JP 20569582 A JP20569582 A JP 20569582A JP S5995661 A JPS5995661 A JP S5995661A
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- Japan
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- shared
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- buffer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、たとえばバッファ記憶装置を有する複数の
電子計算機が共有してアクセス（呼出し）する共有記憶
装置内データの論理的矛盾を回避し、この共有データの
論理的整合性を保持するようにした記憶システムに関す
るものである。
電子計算機が共有してアクセス（呼出し）する共有記憶
装置内データの論理的矛盾を回避し、この共有データの
論理的整合性を保持するようにした記憶システムに関す
るものである。
第１図はバッファ記憶機能を有するマルチプロセッサの
ブロック図、第２図はその動作説明図で、まず、第１図
において（１）は複数の中央処理装置（２ａ）（２ｂ）
が共有してアクセスする共有記憶装置、（３ａ）（３ｂ
）は記憶装置と他の装置とのデータ転送用共通路である
メモリバス（４）を介して上記共有記憶装置（１）の一
部の写しを有する高速なバッファ記憶装置である。
ブロック図、第２図はその動作説明図で、まず、第１図
において（１）は複数の中央処理装置（２ａ）（２ｂ）
が共有してアクセスする共有記憶装置、（３ａ）（３ｂ
）は記憶装置と他の装置とのデータ転送用共通路である
メモリバス（４）を介して上記共有記憶装置（１）の一
部の写しを有する高速なバッファ記憶装置である。
次に、第２図によってその動作を説明すると、いま上記
−力の中央処理装置（２ａ）が共有記憶装置（１）内に
記憶されているたとえばデータｒＡＪを読み出す場合に
は、このデータＦＡ」を含む複数のデータが通路（５）
を経て一力の中央処理装置（２ａ）に読み込まれると同
時に、−力のバッファ記憶装置（３ａ）にも読み込まれ
る。
−力の中央処理装置（２ａ）が共有記憶装置（１）内に
記憶されているたとえばデータｒＡＪを読み出す場合に
は、このデータＦＡ」を含む複数のデータが通路（５）
を経て一力の中央処理装置（２ａ）に読み込まれると同
時に、−力のバッファ記憶装置（３ａ）にも読み込まれ
る。
彦お、その近傍のデータが必要になった場合には、すで
に上記バッファ記憶装置（３ａ円に目的のデータが読み
込まれているため、高速化が望ましいことはいうまでも
ない。
に上記バッファ記憶装置（３ａ円に目的のデータが読み
込まれているため、高速化が望ましいことはいうまでも
ない。
一力、データを共有記憶装置（１）に書き込む場合には
、破線で示す通路（６）で示すように、共有記憶装置（
１）に書き込むと同時に他力のバッファ記憶装置（６ｂ
）にも書き込まれ、所定のデータの再度読み出しに備え
るようになされている。しかしながらその書き込みデー
タｒＢＪは、共有記憶装置（１）には書き込まれるが、
該当アドレスに一致するデータの写が他系のバッファ記
憶装置（６ａ〕に存在する場合には、破線で示す通路（
７）を経て他系に知らせることによシ、そのデータの写
の存在を無効にしたり、あるいは系間において別ルート
にょシ互いに連絡し合いながら、適当なタイミレグでそ
れぞれのバッファ記憶装置（３ａ）（３ｂ）の内容を無
効にしたシして、系間の共有データの論理的不整合を解
消する等の手段が用いられている。
、破線で示す通路（６）で示すように、共有記憶装置（
１）に書き込むと同時に他力のバッファ記憶装置（６ｂ
）にも書き込まれ、所定のデータの再度読み出しに備え
るようになされている。しかしながらその書き込みデー
タｒＢＪは、共有記憶装置（１）には書き込まれるが、
該当アドレスに一致するデータの写が他系のバッファ記
憶装置（６ａ〕に存在する場合には、破線で示す通路（
７）を経て他系に知らせることによシ、そのデータの写
の存在を無効にしたり、あるいは系間において別ルート
にょシ互いに連絡し合いながら、適当なタイミレグでそ
れぞれのバッファ記憶装置（３ａ）（３ｂ）の内容を無
効にしたシして、系間の共有データの論理的不整合を解
消する等の手段が用いられている。
従来のこの種記憶システムは第１図に示すように、共有
記憶装置（１）が双方の系からの主記憶装置でもあシ、
アクセス（呼出し〕の頻度がきわめて高（、シかも上述
したように系間での同期をとるための手段を必要とする
が、かがる手段はシステム性能の低下を来すばかりでな
く、システムの設計が著しく複雑になる欠点も有してい
る。
記憶装置（１）が双方の系からの主記憶装置でもあシ、
アクセス（呼出し〕の頻度がきわめて高（、シかも上述
したように系間での同期をとるための手段を必要とする
が、かがる手段はシステム性能の低下を来すばかりでな
く、システムの設計が著しく複雑になる欠点も有してい
る。
この発明は、かかる点に着目してなされたもので、実記
憶空間を、共有する記憶空間と、各県に属する記憶空間
とに分割し、共有記憶空間に対するアクセス（呼出し〕
をバッファ記憶装置の制御対象から取除（ことにょシ競
会頻度を減少させてシステム性能を向上させると共に、
共有データの論理的不整合を解消することができる記憶
システムを提供しようとするものである。
憶空間を、共有する記憶空間と、各県に属する記憶空間
とに分割し、共有記憶空間に対するアクセス（呼出し〕
をバッファ記憶装置の制御対象から取除（ことにょシ競
会頻度を減少させてシステム性能を向上させると共に、
共有データの論理的不整合を解消することができる記憶
システムを提供しようとするものである。
すなわち、第６図および第４図は何れもこの発明の一実
施例を示すもので、第６図は実記憶装置の分割手段を示
す説明図、第４図はこの発明にかかるマルチプロセッサ
のブロック図で、まず、第６図において、αＯＣＬ、）
はそれぞれの系個有の実記憶空間（たとえば０〜２４メ
ガバイト〕、（２）は共通の実記憶空間（たとえば２４
〜６２メガバイト）で、上記各実記憶空間αＱ−（２）
の実線で示す部分は、実際に記憶装置が実装されている
実装領域を示し、また、破線で示す部分は未実装領域を
それぞれ示している。
施例を示すもので、第６図は実記憶装置の分割手段を示
す説明図、第４図はこの発明にかかるマルチプロセッサ
のブロック図で、まず、第６図において、αＯＣＬ、）
はそれぞれの系個有の実記憶空間（たとえば０〜２４メ
ガバイト〕、（２）は共通の実記憶空間（たとえば２４
〜６２メガバイト）で、上記各実記憶空間αＱ−（２）
の実線で示す部分は、実際に記憶装置が実装されている
実装領域を示し、また、破線で示す部分は未実装領域を
それぞれ示している。
次に、第４図において、（２ａＸ２ｂ）は複数の中央処
理装置、（３ａ）（３ｂ）は複数のバッファ記憶装置、
（１００）（１１０）は上記系個有の実記憶空間α０α
→にそれぞれ対応する系個有の記憶装置、 （１２０）
は上記実記憶空間（６）に対応する共有記憶装置、 （
４ａ）（４ｂ）はそれぞれの系に属するメモリ・バス、
（４０）は共有記憶装置（１２０）につながる共有メモ
リ・バスである。
理装置、（３ａ）（３ｂ）は複数のバッファ記憶装置、
（１００）（１１０）は上記系個有の実記憶空間α０α
→にそれぞれ対応する系個有の記憶装置、 （１２０）
は上記実記憶空間（６）に対応する共有記憶装置、 （
４ａ）（４ｂ）はそれぞれの系に属するメモリ・バス、
（４０）は共有記憶装置（１２０）につながる共有メモ
リ・バスである。
この発明の記憶システムは上記のように構成されている
ので、第４・図において、いま「Ｉ系」の中央処理装置
（２ａ）から、系個有の記憶装置（１００）にアクセス
する場合のバッファ記憶装置（６ａ）との関係は、上述
した従来のものの動作説明で説明した場合と同様の動作
を行なうものとする。
ので、第４・図において、いま「Ｉ系」の中央処理装置
（２ａ）から、系個有の記憶装置（１００）にアクセス
する場合のバッファ記憶装置（６ａ）との関係は、上述
した従来のものの動作説明で説明した場合と同様の動作
を行なうものとする。
一般に密結合マルチプロセッサシステムでない限シ、複
数のプロセッサがその処理を分担するシステムにおいて
は、できるだけプロセッサ間の干渉の少ないほうが性能
の向上が期待でき、この発明においては、第４図に示す
ように、共有記憶装置（１２０）を備えることによって
、そのときにのみ競合し得る必要最小限の情報交換を行
なわせるようにしたもので、この場合、共有記憶装置（
１２０）と、各県のバッファ記憶装置（３ａ）（３ｂ）
との間に写を持つという関係を持たせると、上述した従
来のもののように性能低下や、ハードウェアの増加、あ
るいはシステムが複雑になる結果をもたらすため、第６
図に示す２４〜６２メガバイトのアドレスに対するアク
セス要求が出されると、バッファ記憶装置（３ａ〕（３
ｂ）の制御対象外として、読み出しにおいてはデータ「
Ａ」、そして、書き込みにおいてはデータ「Ｂ」、とい
うように、バッファ記憶をバイパスして、直接共有記憶
装置（１２０）とデータの授受を行なうようにしたもの
である。
数のプロセッサがその処理を分担するシステムにおいて
は、できるだけプロセッサ間の干渉の少ないほうが性能
の向上が期待でき、この発明においては、第４図に示す
ように、共有記憶装置（１２０）を備えることによって
、そのときにのみ競合し得る必要最小限の情報交換を行
なわせるようにしたもので、この場合、共有記憶装置（
１２０）と、各県のバッファ記憶装置（３ａ）（３ｂ）
との間に写を持つという関係を持たせると、上述した従
来のもののように性能低下や、ハードウェアの増加、あ
るいはシステムが複雑になる結果をもたらすため、第６
図に示す２４〜６２メガバイトのアドレスに対するアク
セス要求が出されると、バッファ記憶装置（３ａ〕（３
ｂ）の制御対象外として、読み出しにおいてはデータ「
Ａ」、そして、書き込みにおいてはデータ「Ｂ」、とい
うように、バッファ記憶をバイパスして、直接共有記憶
装置（１２０）とデータの授受を行なうようにしたもの
である。
したがって、この発明の記憶システムによれば、粗な結
合である負荷分散システムにおいては、共有記憶アドレ
ス領域を定義し、これをバッファ記憶の制御対象外とす
ることによって、システム性能が向上するばかシでな（
、複雑な機能とすることなしに共有データの論理的不整
合を解消することができる優れた効果を有するものでお
る。
合である負荷分散システムにおいては、共有記憶アドレ
ス領域を定義し、これをバッファ記憶の制御対象外とす
ることによって、システム性能が向上するばかシでな（
、複雑な機能とすることなしに共有データの論理的不整
合を解消することができる優れた効果を有するものでお
る。
なお、上述したこの発明の一実施例においては、２つの
系を例として説明したが、それ以上の系から共有される
記憶装置であっても同様の効果が得られる。また、上述
した一実施例においては、第６図に示すように、実記憶
アドレスが分割されているが、必ずしもプログラムで示
される論理アドレスは、これと一致する必要がないこと
はいうまでもない。
系を例として説明したが、それ以上の系から共有される
記憶装置であっても同様の効果が得られる。また、上述
した一実施例においては、第６図に示すように、実記憶
アドレスが分割されているが、必ずしもプログラムで示
される論理アドレスは、これと一致する必要がないこと
はいうまでもない。
第１図はバッファ記憶機能を有するマルチプロセッサの
ブロック図、第２図はその説明図、第６図および第４図
はこの発明の一実施例を示すものバッファ記憶装置、（
４ａ）（４ｂ）はメモリ・バス、００α時（６）は実記
憶空間、（４［１）は共有メモリ・バス、（１００Ｘ１
１０）は系固有の記憶装置、（１２Ｑ）は共有記憶装置
である。なお、図中同一符号は同一または相当部分を示
す。 代理人 葛 野 信 − 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭 ５７−２０５６９５号
事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内 入 ５、補正の対象 明細書の「発明の詳細な説明」の欄。 ６、補正の内容 １）明細書第６頁第１行の「望ましいことはいうまでも
ない。」を「期待される。」とｔ正する。 ２）明細書第３頁第１８行の「この種」を「この種の」
と補正する。 ６）明細書第４頁第１０行の「競合頻度」を「競合頻度
」と補正する。 ４）明細書第７頁第７行の「説明」を「説明」と補正す
る。 以上
ブロック図、第２図はその説明図、第６図および第４図
はこの発明の一実施例を示すものバッファ記憶装置、（
４ａ）（４ｂ）はメモリ・バス、００α時（６）は実記
憶空間、（４［１）は共有メモリ・バス、（１００Ｘ１
１０）は系固有の記憶装置、（１２Ｑ）は共有記憶装置
である。なお、図中同一符号は同一または相当部分を示
す。 代理人 葛 野 信 − 手続補正書（自発） 特許庁長官殿 １、事件の表示 特願昭 ５７−２０５６９５号
事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称（６０１） 三菱電機株式会社代表者片山仁
八部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
三菱電機株式会社内 入 ５、補正の対象 明細書の「発明の詳細な説明」の欄。 ６、補正の内容 １）明細書第６頁第１行の「望ましいことはいうまでも
ない。」を「期待される。」とｔ正する。 ２）明細書第３頁第１８行の「この種」を「この種の」
と補正する。 ６）明細書第４頁第１０行の「競合頻度」を「競合頻度
」と補正する。 ４）明細書第７頁第７行の「説明」を「説明」と補正す
る。 以上
Claims (2)
- （１）それぞれにバッファ記憶装置を有する複数の中央
処理装置が互いにデータを共有する共有記憶装置を有す
るものにおいて、全実記憶空間を、共有する記憶空間と
、各県に属する記憶空間とに分割し、共有記憶空間に対
するアクセスをバッファ記憶装置の制御対象から取除く
ようにしたことを特徴とする記憶システム。 - （２）複数の中央処理装置にそれぞれ設けたバッファ記
憶装置と共有記憶装置との間に、系固有の記憶装置をそ
れぞれ設けたことを特徴とする特許請求の範囲第１項記
載の記憶システム、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20569582A JPS5995661A (ja) | 1982-11-24 | 1982-11-24 | 記憶システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20569582A JPS5995661A (ja) | 1982-11-24 | 1982-11-24 | 記憶システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5995661A true JPS5995661A (ja) | 1984-06-01 |
Family
ID=16511174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20569582A Pending JPS5995661A (ja) | 1982-11-24 | 1982-11-24 | 記憶システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5995661A (ja) |
-
1982
- 1982-11-24 JP JP20569582A patent/JPS5995661A/ja active Pending
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