JPH0221376A

JPH0221376A - 画像処理システム

Info

Publication number: JPH0221376A
Application number: JP17245788A
Authority: JP
Inventors: Yasukuni Yamane; 康邦山根; Nobutoshi Gako; 宣捷賀好
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1988-07-11
Filing date: 1988-07-11
Publication date: 1990-01-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、ホストコンピュータ部と画像処理回路部がバ
ス接続される画像処理システムに関する。

〈従来の技術〉画像処理システムを構成する場合、ソフトウェアの開発
環境、画像処理の高速性と汎用性の両立等の観点から、
ホストコンピュータと専用画像処理プロセッサを組合せ
たマルチプロセッサのシステム構成が多く採用される。

マルチプロセッサの結合方式として、共通バス結合方式
、マルチボート結合方式、マトリクススイッチ結合方式
等が知られているが、経済性（回路規模）や柔軟性の点
から、２ポートメモリを介してバス接続する結合回路方
式がよく用いられる。

２ポートメモリの実現方法は次の２つに大別できる。

■両ボートから同時にアクセス可能な専用２ポートメモ
リを用いる方式。

専用２ポートメモリは、ＬＳＩとして既にいくつか市販
されている（例えば、富士通（株）のＭＢ８４２１、Ｍ
Ｂ８４２２や米国ＩＤＴ社のＩＤＴ７１３０、ＩＤＴ７
１３２等）。専用２ポートメモリの場合、両ボートから
の同時読み出しは常に可能である。両ボートから同一ア
ドレスに対する同時書き込みを生じたときだけ内部バス
アービタ回路による調停が行われる。

■汎用メモリにバスアービタ回路を付加して２ポートメ
モリを構成する方式。

この場合、読み出し時および書き込み時に必ずバスアー
ビタ回路による調停が行われ、同時アクセスはできない
。

〈発明が解決しようとする課題〉このような従来の方式では、ホストコンピュータと大１
の画像データを処理する画像処理プロセッサを接続する
際、次のような問題があった。

０両ボートから同時にアクセス可能な専用２ポートメモ
リは、メモリ容重の大きなＩＣの製作が困難であるため
、専用２ポートメモリを用いて大容量化を図ろうとする
と、回路規模が大きくなり、非常に高コストになってし
まう。一方、小容量のメモリ上で画像データのような２
次元配列の大量なデータを処理することは極めて困難で
あるため、ホストコンピュータあるいは画像処理プロセ
ッサのうちの一方がもう一方に対して画像データを処理
・転送する場合、別に大容量の作業用メモリを設ける必
要がある上、この作業用メモリのデータを専用２ポート
メモリを介して転送することになり、オーバヘッドが多
く効率が悪かった。

■汎用メモリとバスアービタ回路で構成される２ポート
メモリの場合、低コストで大容量の２ポートメモリを構
成できる反面、バスアービタ回路によりメモリのアクセ
ス速度が低下するという問題があった。

また、一般にホストコンピュータが２ポートメモリをア
クセスするたびに画像処理プロセッサはバスを放棄しな
ければならないため、画像処理プロセッサによる処理効
率が悪くなるという欠点があった。特にホストコンピュ
ータと画像処理プロセッサ間で頻繁に交信が行われる場
合にこの欠点は顕著であった。

本発明はこのような点に鑑みてなされたものであり、ホ
ストコンピュータと画像処理プロセッサ間の効率の良い
通信を低コストで実現し、経済性に優れた処理能力の高
い画像処理システムを提供することを目的とするもので
ある。

く課題を解決するための手段〉本発明の画像処理システムは、ＣＰＵおよびメインメモ
リを含むホストコンピュータ部と、画像処理プロセッサ
および画像メモリを含む画像処理回路部とがバスで接続
され、上記ＣＰＵおよび上記画像処理プロセッサから同
時にアクセス可能な２ポートメモリと、共有メモリと、
上記ＣＰＵあるいは上記画像処理プロセッサのプログラ
ム制御により切替作動させられ、上記ＣＰＵまたは上記
画像処理プロセッサの任意の一方からのみ共有メモリを
アクセス可能にするバス切替制御回路を備えることを特
徴としている。

また、上記画像処理プロセッサは共有メモリと画像メモ
リへの同時書き込みができるように構成するのが望まし
い。

く作用〉本発明の画像処理システムによれば、ホストコンピュー
タ部のＣＰＵと画像処理回路部の画像処理プロセッサと
の間の通信において、コマンドのようなデータ１の少な
い高位の情報は専用２ポートメモリを介して行われ、画
像データのようなデータ量の多い低位の情報はバス切替
制御回路でバス切替される共有メモリを介して行われる
。

また、画像処理プロセッサが画像メモリへ書き込むデー
タをバス切替される共有メモリへ同時に書き込むことが
可能である。したがって、大きな回路規模を必要とせず
、ＣＰＵおよび画像処理プロセッサ間の効率的な通信が
可能となる。

〈実施例〉以下、本発明を実施例について図面を用いて説明する。

第１図は、本発明の画像処理システムの構成図である。

第１図において、画像処理システムは、ホストコンピュ
ータ部Ｉおよび画像処理回路部２で構成されている。両
者はシステムバス１５を介して接続される。

上記ホストコンピュータ部ｌは、ＣＰＵ３、メインメモ
リ４、入出力インタフェース５および入出力装置６等で
構成され、上記ｃｐｕａ、メインメモリ４および入出力
インタフェース５はシステ・ムバス１５を介して接続さ
れている。

上記画像処理回路部２は、画像バス１６を介して互いに
接続される画像処理プロセッサ７および画像メモリ８の
他、インタフェース回路９．１１、専用２ポートメモリ
ｌＯ、バス切替制御回路１２、出力ボート１３および共
有メモリ１４で構成されている。上記専用２ポートメモ
リｌＯは、両ポートから同時にアクセス可能であり、前
述した市販のｔＣを用いることができる。上記インタフ
ェース回路９および１１は、それぞれシステムバス１５
および画像バス１６から専用２ポートメモリｌＯがアク
セスできるようにするための回路であり、例えば第２図
に示すようなごく一般的な回路構成でよい。第２図にお
いて、デコーダ２２はアドレスバスの上位ビットＡ１１
　　Ａｓｓをデコードして専用２ポートメモリ１０のチ
ップイネーブルσ■端子へ入力する信号を生成しており
、また、双方向データバスバッファ２３はデータバスＤ
。−Ｄ７に対し、トランシーバ／レシーバとしての働き
をしている。

一方、第１図に示す出力ボート１３は、バス切替制御回
路１２へ人力される選択信号１７を出力するためのもの
である。上記選択信号１７は、画像処理プロセッサ７に
よってプログラム制御される。上記バス切替制御回路１
２は、共有メモリ１４にシステムバス１５あるいは画像
バス！６のいずれか一方からアクセスできるようにバス
の切替を行う回路であり、どちらからアクセスできるか
は選択信号１７によって決定される。

第３図はバス切替制御回路の一構成例を示す図である。

第３図の出力ボート１３および共有メモリ１４は、それ
ぞれ第１図の出力ボート１３および共有メモリ１４と同
一のものである。第３図では共有メモリとして、大容量
化が容易なダイナミックＲＡＭ（ＤＲＡＭ）を用いてい
る。第３図において、デコーダ３１および３２は、それ
ぞれシステムバス１５および画像バス１６からの信号を
デコードし、共有メモリ１４がアクセスされるときにア
クティブとなるメモリ選択信号を生成する。また、マル
チプレクサ３３，３４．３５は、出力ボート１３からの
選択信号１７に対応して、システムバス１５および画像
バス１６からの信号のうちの一方を選択する働きをする
。マルチプレクサ３３は書き込み信号を、マルチプレク
サ３４はアドレス信号を、マルチプレクサ３５はデコー
ダ３１゜３２からのメモリ選択信号を、それぞれ選択す
る。

ＲＡＳ、ＣＡＳ発生回路３８は、マルチプレクサ３５か
らのメモリ選択信号から、共有メモリ１４へ供給するＲ
ＡＳ信号およびＣＡＳ信号を生成する。また、アドレス
変換回路３７は、マルチプレクサ３４で選択されたアド
レス信号から、共有メモリ１４へ供給するアドレス信号
を生成する。リフレッシュ制御回路３９はダイナミック
ＲＡＭで構成される共有メモリ１４を定期的にリフレッ
シュするためのものである。双方向データバスバッファ
４１および４２はそれぞれシステムバス１５および画像
バス１６から共有メモリ！４がアクセスされたとき、各
バスと共有メモリ１４との間でデータの送受を行うため
のものである。ただし、図示していないが、選択信号１
７によって選択されないバス側からのアクセスは無視さ
れる。

以上述べた第３図のバス切替制御回路を第１図に適用す
ることにより、出力ボート１３からの選択信号１７に応
じて、ＣＰＵ３あるいは画像処理プロセッサ７から共有
メモリ！４をアクセスできる。この場合、２つのバス間
でバス調停を行う必要が全くないので、共有メモリ１４
で使用されるメモリのアクセス速度に応じた高速アクセ
スが可能となる。また、共有メモリｉ４を構成するメモ
リは汎用メモリＩＣを用いるので低コストで大容量化を
図ることができる。第３図の例では、共有メモリがダイ
ナミックＲＡＭの場合を示したが、勿論、スタティック
ＲＡＭであってもよい。また、出力ボート１３（第１図
、第３図参照）を画像バス側に接続する例を示したが、
システムバス側に接続してもよい。第１図の実施例でＣ
ＰＵ３から出力ボート１３の出力である選択信号１７を
制御したい場合、ＣＰＵ３から専用２ポートメモリ１０
へ制御コマンドを送って画像処理プロセッサ７で制御す
るという間接的な方法をとることもできる。

第４図のアドレスマツプに示すように、画像処理プロセ
ッサ７のアドレス空間の一部に、画像メモリ８と共有メ
モリ１４が書き込み時のみ共通にアクセスされる領域５
１を設けておくと、画像処理プロセッサ７から画像メモ
リ８へ書き込まれるデータの一部あるいは全部が必要に
応じて共通メモリ１４にも常に存在するようにできる。

すなわち画像処理プロセッサ７が画像メモリ８へ処理結
果を書き込む際、第４図の共通領域５１をアクセスする
ようにすれば、画像メモリ８と共通メモリ１４へ同時に
処理結果が書き込まれる。したがって、ＣＰＵ３から画
像メモリ８の内容を読み出したい場合、画像処理プロセ
ッサ７がいちいち画像メモリ８のデータを共通メモリＩ
４へ転送しなくてもよく、出力ボート１３からの選択信
号１７をシステムバス１５側に切り替えるだけでよい。

このような同時書き込みの機能は、画像メモリ８および
共通メモリ１４におけるアドレスのデコードの仕方を第
４図を満たすように行うことと、共通領域５１がアクセ
スされたとき、各メモリから画像処理プロセッサ７へ返
す応答信号をアクセス速度の遅いメモリに合わせること
で容易に実現できる。

〈発明の効果〉以上述べてきたように、本発明によれば、ホストコンピ
ュータ部のＣＰＵと画像処理回路部の画像処理プロセッ
サとの間の通信において、コマンドのようなデータ量の
少ない高位の情報は専用２ポートメモリを介して効率よ
く交信され、画像データのようなデータ量の多い低位の
情報はバス切替回路でバス切替される共通メモリを介し
て高速に処理・転送されるので、柔軟で効率の高いプロ
セッサ間通信が可能になり、画像処理システムの性能の
向上が図れる。

また、大量なデータを蓄える共有メモリは、アクセス速
度の低下をきたすことなく低コストな汎用メモリＩＣを
用いることができるという利点がある。

さらに、画像処理プロセッサから画像メモリおよび共有
メモリへの同時書き込み機能を持たせることで、画像メ
モリおよび共有メモリ間のデータ転送回数を削減でき、
より高性能な画像処理システムを得ることができる。

【図面の簡単な説明】

第１図は本発明の画像処理システムの構成図、第２図は
専用２ポートメモリの回路例を示す図、第３図はバス切
替制御回路の構成図、第４図は画像処理プロセッサのア
ドレスマツプ例を示す図である。１・・・ホストコンピュータ部、２・・・画像処理回路部、３・・・ｃｐｕ。４・・・メインメモリ、　　７・・・画像処理プロセッ
サ、８・・画像メモリ、　　ｌＯ・・・専用２ポートメ
モリ、１２・・・バス切替制御回路、１４・・・共有メ
モリ、２３．４１．４２・・・双方向バスバッファ、３
３．３４．３５・・・マルチプレクサ。第２図Ｉｆ＠２ホードメモ、す第３図第４図

Claims

【特許請求の範囲】

（１）ＣＰＵおよびメインメモリを含むホストコンピュ
ータ部と、画像処理プロセッサおよび画像メモリを含む
画像処理回路部とがバスで接続される画像処理システム
において、上記ＣＰＵおよび上記画像処理プロセッサから同時にア
クセス可能な２ポートメモリと、共有メモリと、上記ＣＰＵあるいは上記画像処理プロセッサのプログラ
ム制御により切替作動させられ、上記ＣＰＵまたは上記
画像処理プロセッサの任意の一方からのみ共有メモリを
アクセス可能にするバス切替制御回路を備えることを特
徴とする画像処理システム。