JPH0221376A - 画像処理システム - Google Patents
画像処理システムInfo
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- JPH0221376A JPH0221376A JP17245788A JP17245788A JPH0221376A JP H0221376 A JPH0221376 A JP H0221376A JP 17245788 A JP17245788 A JP 17245788A JP 17245788 A JP17245788 A JP 17245788A JP H0221376 A JPH0221376 A JP H0221376A
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- Japan
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- memory
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- 238000012545 processing Methods 0.000 title claims abstract description 59
- 230000015654 memory Effects 0.000 claims abstract description 93
- 238000004891 communication Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 3
- 239000000872 buffer Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000003936 working memory Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、ホストコンピュータ部と画像処理回路部がバ
ス接続される画像処理システムに関する。
ス接続される画像処理システムに関する。
〈従来の技術〉
画像処理システムを構成する場合、ソフトウェアの開発
環境、画像処理の高速性と汎用性の両立等の観点から、
ホストコンピュータと専用画像処理プロセッサを組合せ
たマルチプロセッサのシステム構成が多く採用される。
環境、画像処理の高速性と汎用性の両立等の観点から、
ホストコンピュータと専用画像処理プロセッサを組合せ
たマルチプロセッサのシステム構成が多く採用される。
マルチプロセッサの結合方式として、共通バス結合方式
、マルチボート結合方式、マトリクススイッチ結合方式
等が知られているが、経済性(回路規模)や柔軟性の点
から、2ポートメモリを介してバス接続する結合回路方
式がよく用いられる。
、マルチボート結合方式、マトリクススイッチ結合方式
等が知られているが、経済性(回路規模)や柔軟性の点
から、2ポートメモリを介してバス接続する結合回路方
式がよく用いられる。
2ポートメモリの実現方法は次の2つに大別できる。
■両ボートから同時にアクセス可能な専用2ポートメモ
リを用いる方式。
リを用いる方式。
専用2ポートメモリは、LSIとして既にいくつか市販
されている(例えば、富士通(株)のMB8421、M
B8422や米国IDT社のIDT7130、IDT7
132等)。専用2ポートメモリの場合、両ボートから
の同時読み出しは常に可能である。両ボートから同一ア
ドレスに対する同時書き込みを生じたときだけ内部バス
アービタ回路による調停が行われる。
されている(例えば、富士通(株)のMB8421、M
B8422や米国IDT社のIDT7130、IDT7
132等)。専用2ポートメモリの場合、両ボートから
の同時読み出しは常に可能である。両ボートから同一ア
ドレスに対する同時書き込みを生じたときだけ内部バス
アービタ回路による調停が行われる。
■汎用メモリにバスアービタ回路を付加して2ポートメ
モリを構成する方式。
モリを構成する方式。
この場合、読み出し時および書き込み時に必ずバスアー
ビタ回路による調停が行われ、同時アクセスはできない
。
ビタ回路による調停が行われ、同時アクセスはできない
。
〈発明が解決しようとする課題〉
このような従来の方式では、ホストコンピュータと大1
の画像データを処理する画像処理プロセッサを接続する
際、次のような問題があった。
の画像データを処理する画像処理プロセッサを接続する
際、次のような問題があった。
0両ボートから同時にアクセス可能な専用2ポートメモ
リは、メモリ容重の大きなICの製作が困難であるため
、専用2ポートメモリを用いて大容量化を図ろうとする
と、回路規模が大きくなり、非常に高コストになってし
まう。一方、小容量のメモリ上で画像データのような2
次元配列の大量なデータを処理することは極めて困難で
あるため、ホストコンピュータあるいは画像処理プロセ
ッサのうちの一方がもう一方に対して画像データを処理
・転送する場合、別に大容量の作業用メモリを設ける必
要がある上、この作業用メモリのデータを専用2ポート
メモリを介して転送することになり、オーバヘッドが多
く効率が悪かった。
リは、メモリ容重の大きなICの製作が困難であるため
、専用2ポートメモリを用いて大容量化を図ろうとする
と、回路規模が大きくなり、非常に高コストになってし
まう。一方、小容量のメモリ上で画像データのような2
次元配列の大量なデータを処理することは極めて困難で
あるため、ホストコンピュータあるいは画像処理プロセ
ッサのうちの一方がもう一方に対して画像データを処理
・転送する場合、別に大容量の作業用メモリを設ける必
要がある上、この作業用メモリのデータを専用2ポート
メモリを介して転送することになり、オーバヘッドが多
く効率が悪かった。
■汎用メモリとバスアービタ回路で構成される2ポート
メモリの場合、低コストで大容量の2ポートメモリを構
成できる反面、バスアービタ回路によりメモリのアクセ
ス速度が低下するという問題があった。
メモリの場合、低コストで大容量の2ポートメモリを構
成できる反面、バスアービタ回路によりメモリのアクセ
ス速度が低下するという問題があった。
また、一般にホストコンピュータが2ポートメモリをア
クセスするたびに画像処理プロセッサはバスを放棄しな
ければならないため、画像処理プロセッサによる処理効
率が悪くなるという欠点があった。特にホストコンピュ
ータと画像処理プロセッサ間で頻繁に交信が行われる場
合にこの欠点は顕著であった。
クセスするたびに画像処理プロセッサはバスを放棄しな
ければならないため、画像処理プロセッサによる処理効
率が悪くなるという欠点があった。特にホストコンピュ
ータと画像処理プロセッサ間で頻繁に交信が行われる場
合にこの欠点は顕著であった。
本発明はこのような点に鑑みてなされたものであり、ホ
ストコンピュータと画像処理プロセッサ間の効率の良い
通信を低コストで実現し、経済性に優れた処理能力の高
い画像処理システムを提供することを目的とするもので
ある。
ストコンピュータと画像処理プロセッサ間の効率の良い
通信を低コストで実現し、経済性に優れた処理能力の高
い画像処理システムを提供することを目的とするもので
ある。
く課題を解決するための手段〉
本発明の画像処理システムは、CPUおよびメインメモ
リを含むホストコンピュータ部と、画像処理プロセッサ
および画像メモリを含む画像処理回路部とがバスで接続
され、上記CPUおよび上記画像処理プロセッサから同
時にアクセス可能な2ポートメモリと、共有メモリと、
上記CPUあるいは上記画像処理プロセッサのプログラ
ム制御により切替作動させられ、上記CPUまたは上記
画像処理プロセッサの任意の一方からのみ共有メモリを
アクセス可能にするバス切替制御回路を備えることを特
徴としている。
リを含むホストコンピュータ部と、画像処理プロセッサ
および画像メモリを含む画像処理回路部とがバスで接続
され、上記CPUおよび上記画像処理プロセッサから同
時にアクセス可能な2ポートメモリと、共有メモリと、
上記CPUあるいは上記画像処理プロセッサのプログラ
ム制御により切替作動させられ、上記CPUまたは上記
画像処理プロセッサの任意の一方からのみ共有メモリを
アクセス可能にするバス切替制御回路を備えることを特
徴としている。
また、上記画像処理プロセッサは共有メモリと画像メモ
リへの同時書き込みができるように構成するのが望まし
い。
リへの同時書き込みができるように構成するのが望まし
い。
く作用〉
本発明の画像処理システムによれば、ホストコンピュー
タ部のCPUと画像処理回路部の画像処理プロセッサと
の間の通信において、コマンドのようなデータ1の少な
い高位の情報は専用2ポートメモリを介して行われ、画
像データのようなデータ量の多い低位の情報はバス切替
制御回路でバス切替される共有メモリを介して行われる
。
タ部のCPUと画像処理回路部の画像処理プロセッサと
の間の通信において、コマンドのようなデータ1の少な
い高位の情報は専用2ポートメモリを介して行われ、画
像データのようなデータ量の多い低位の情報はバス切替
制御回路でバス切替される共有メモリを介して行われる
。
また、画像処理プロセッサが画像メモリへ書き込むデー
タをバス切替される共有メモリへ同時に書き込むことが
可能である。したがって、大きな回路規模を必要とせず
、CPUおよび画像処理プロセッサ間の効率的な通信が
可能となる。
タをバス切替される共有メモリへ同時に書き込むことが
可能である。したがって、大きな回路規模を必要とせず
、CPUおよび画像処理プロセッサ間の効率的な通信が
可能となる。
〈実施例〉
以下、本発明を実施例について図面を用いて説明する。
第1図は、本発明の画像処理システムの構成図である。
第1図において、画像処理システムは、ホストコンピュ
ータ部Iおよび画像処理回路部2で構成されている。両
者はシステムバス15を介して接続される。
ータ部Iおよび画像処理回路部2で構成されている。両
者はシステムバス15を介して接続される。
上記ホストコンピュータ部lは、CPU3、メインメモ
リ4、入出力インタフェース5および入出力装置6等で
構成され、上記cpua、メインメモリ4および入出力
インタフェース5はシステ・ムバス15を介して接続さ
れている。
リ4、入出力インタフェース5および入出力装置6等で
構成され、上記cpua、メインメモリ4および入出力
インタフェース5はシステ・ムバス15を介して接続さ
れている。
上記画像処理回路部2は、画像バス16を介して互いに
接続される画像処理プロセッサ7および画像メモリ8の
他、インタフェース回路9.11、専用2ポートメモリ
lO、バス切替制御回路12、出力ボート13および共
有メモリ14で構成されている。上記専用2ポートメモ
リlOは、両ポートから同時にアクセス可能であり、前
述した市販のtCを用いることができる。上記インタフ
ェース回路9および11は、それぞれシステムバス15
および画像バス16から専用2ポートメモリlOがアク
セスできるようにするための回路であり、例えば第2図
に示すようなごく一般的な回路構成でよい。第2図にお
いて、デコーダ22はアドレスバスの上位ビットA11
Assをデコードして専用2ポートメモリ10のチ
ップイネーブルσ■端子へ入力する信号を生成しており
、また、双方向データバスバッファ23はデータバスD
。−D7に対し、トランシーバ/レシーバとしての働き
をしている。
接続される画像処理プロセッサ7および画像メモリ8の
他、インタフェース回路9.11、専用2ポートメモリ
lO、バス切替制御回路12、出力ボート13および共
有メモリ14で構成されている。上記専用2ポートメモ
リlOは、両ポートから同時にアクセス可能であり、前
述した市販のtCを用いることができる。上記インタフ
ェース回路9および11は、それぞれシステムバス15
および画像バス16から専用2ポートメモリlOがアク
セスできるようにするための回路であり、例えば第2図
に示すようなごく一般的な回路構成でよい。第2図にお
いて、デコーダ22はアドレスバスの上位ビットA11
Assをデコードして専用2ポートメモリ10のチ
ップイネーブルσ■端子へ入力する信号を生成しており
、また、双方向データバスバッファ23はデータバスD
。−D7に対し、トランシーバ/レシーバとしての働き
をしている。
一方、第1図に示す出力ボート13は、バス切替制御回
路12へ人力される選択信号17を出力するためのもの
である。上記選択信号17は、画像処理プロセッサ7に
よってプログラム制御される。上記バス切替制御回路1
2は、共有メモリ14にシステムバス15あるいは画像
バス!6のいずれか一方からアクセスできるようにバス
の切替を行う回路であり、どちらからアクセスできるか
は選択信号17によって決定される。
路12へ人力される選択信号17を出力するためのもの
である。上記選択信号17は、画像処理プロセッサ7に
よってプログラム制御される。上記バス切替制御回路1
2は、共有メモリ14にシステムバス15あるいは画像
バス!6のいずれか一方からアクセスできるようにバス
の切替を行う回路であり、どちらからアクセスできるか
は選択信号17によって決定される。
第3図はバス切替制御回路の一構成例を示す図である。
第3図の出力ボート13および共有メモリ14は、それ
ぞれ第1図の出力ボート13および共有メモリ14と同
一のものである。第3図では共有メモリとして、大容量
化が容易なダイナミックRAM(DRAM)を用いてい
る。第3図において、デコーダ31および32は、それ
ぞれシステムバス15および画像バス16からの信号を
デコードし、共有メモリ14がアクセスされるときにア
クティブとなるメモリ選択信号を生成する。また、マル
チプレクサ33,34.35は、出力ボート13からの
選択信号17に対応して、システムバス15および画像
バス16からの信号のうちの一方を選択する働きをする
。マルチプレクサ33は書き込み信号を、マルチプレク
サ34はアドレス信号を、マルチプレクサ35はデコー
ダ31゜32からのメモリ選択信号を、それぞれ選択す
る。
ぞれ第1図の出力ボート13および共有メモリ14と同
一のものである。第3図では共有メモリとして、大容量
化が容易なダイナミックRAM(DRAM)を用いてい
る。第3図において、デコーダ31および32は、それ
ぞれシステムバス15および画像バス16からの信号を
デコードし、共有メモリ14がアクセスされるときにア
クティブとなるメモリ選択信号を生成する。また、マル
チプレクサ33,34.35は、出力ボート13からの
選択信号17に対応して、システムバス15および画像
バス16からの信号のうちの一方を選択する働きをする
。マルチプレクサ33は書き込み信号を、マルチプレク
サ34はアドレス信号を、マルチプレクサ35はデコー
ダ31゜32からのメモリ選択信号を、それぞれ選択す
る。
RAS、CAS発生回路38は、マルチプレクサ35か
らのメモリ選択信号から、共有メモリ14へ供給するR
AS信号およびCAS信号を生成する。また、アドレス
変換回路37は、マルチプレクサ34で選択されたアド
レス信号から、共有メモリ14へ供給するアドレス信号
を生成する。リフレッシュ制御回路39はダイナミック
RAMで構成される共有メモリ14を定期的にリフレッ
シュするためのものである。双方向データバスバッファ
41および42はそれぞれシステムバス15および画像
バス16から共有メモリ!4がアクセスされたとき、各
バスと共有メモリ14との間でデータの送受を行うため
のものである。ただし、図示していないが、選択信号1
7によって選択されないバス側からのアクセスは無視さ
れる。
らのメモリ選択信号から、共有メモリ14へ供給するR
AS信号およびCAS信号を生成する。また、アドレス
変換回路37は、マルチプレクサ34で選択されたアド
レス信号から、共有メモリ14へ供給するアドレス信号
を生成する。リフレッシュ制御回路39はダイナミック
RAMで構成される共有メモリ14を定期的にリフレッ
シュするためのものである。双方向データバスバッファ
41および42はそれぞれシステムバス15および画像
バス16から共有メモリ!4がアクセスされたとき、各
バスと共有メモリ14との間でデータの送受を行うため
のものである。ただし、図示していないが、選択信号1
7によって選択されないバス側からのアクセスは無視さ
れる。
以上述べた第3図のバス切替制御回路を第1図に適用す
ることにより、出力ボート13からの選択信号17に応
じて、CPU3あるいは画像処理プロセッサ7から共有
メモリ!4をアクセスできる。この場合、2つのバス間
でバス調停を行う必要が全くないので、共有メモリ14
で使用されるメモリのアクセス速度に応じた高速アクセ
スが可能となる。また、共有メモリi4を構成するメモ
リは汎用メモリICを用いるので低コストで大容量化を
図ることができる。第3図の例では、共有メモリがダイ
ナミックRAMの場合を示したが、勿論、スタティック
RAMであってもよい。また、出力ボート13(第1図
、第3図参照)を画像バス側に接続する例を示したが、
システムバス側に接続してもよい。第1図の実施例でC
PU3から出力ボート13の出力である選択信号17を
制御したい場合、CPU3から専用2ポートメモリ10
へ制御コマンドを送って画像処理プロセッサ7で制御す
るという間接的な方法をとることもできる。
ることにより、出力ボート13からの選択信号17に応
じて、CPU3あるいは画像処理プロセッサ7から共有
メモリ!4をアクセスできる。この場合、2つのバス間
でバス調停を行う必要が全くないので、共有メモリ14
で使用されるメモリのアクセス速度に応じた高速アクセ
スが可能となる。また、共有メモリi4を構成するメモ
リは汎用メモリICを用いるので低コストで大容量化を
図ることができる。第3図の例では、共有メモリがダイ
ナミックRAMの場合を示したが、勿論、スタティック
RAMであってもよい。また、出力ボート13(第1図
、第3図参照)を画像バス側に接続する例を示したが、
システムバス側に接続してもよい。第1図の実施例でC
PU3から出力ボート13の出力である選択信号17を
制御したい場合、CPU3から専用2ポートメモリ10
へ制御コマンドを送って画像処理プロセッサ7で制御す
るという間接的な方法をとることもできる。
第4図のアドレスマツプに示すように、画像処理プロセ
ッサ7のアドレス空間の一部に、画像メモリ8と共有メ
モリ14が書き込み時のみ共通にアクセスされる領域5
1を設けておくと、画像処理プロセッサ7から画像メモ
リ8へ書き込まれるデータの一部あるいは全部が必要に
応じて共通メモリ14にも常に存在するようにできる。
ッサ7のアドレス空間の一部に、画像メモリ8と共有メ
モリ14が書き込み時のみ共通にアクセスされる領域5
1を設けておくと、画像処理プロセッサ7から画像メモ
リ8へ書き込まれるデータの一部あるいは全部が必要に
応じて共通メモリ14にも常に存在するようにできる。
すなわち画像処理プロセッサ7が画像メモリ8へ処理結
果を書き込む際、第4図の共通領域51をアクセスする
ようにすれば、画像メモリ8と共通メモリ14へ同時に
処理結果が書き込まれる。したがって、CPU3から画
像メモリ8の内容を読み出したい場合、画像処理プロセ
ッサ7がいちいち画像メモリ8のデータを共通メモリI
4へ転送しなくてもよく、出力ボート13からの選択信
号17をシステムバス15側に切り替えるだけでよい。
果を書き込む際、第4図の共通領域51をアクセスする
ようにすれば、画像メモリ8と共通メモリ14へ同時に
処理結果が書き込まれる。したがって、CPU3から画
像メモリ8の内容を読み出したい場合、画像処理プロセ
ッサ7がいちいち画像メモリ8のデータを共通メモリI
4へ転送しなくてもよく、出力ボート13からの選択信
号17をシステムバス15側に切り替えるだけでよい。
このような同時書き込みの機能は、画像メモリ8および
共通メモリ14におけるアドレスのデコードの仕方を第
4図を満たすように行うことと、共通領域51がアクセ
スされたとき、各メモリから画像処理プロセッサ7へ返
す応答信号をアクセス速度の遅いメモリに合わせること
で容易に実現できる。
共通メモリ14におけるアドレスのデコードの仕方を第
4図を満たすように行うことと、共通領域51がアクセ
スされたとき、各メモリから画像処理プロセッサ7へ返
す応答信号をアクセス速度の遅いメモリに合わせること
で容易に実現できる。
〈発明の効果〉
以上述べてきたように、本発明によれば、ホストコンピ
ュータ部のCPUと画像処理回路部の画像処理プロセッ
サとの間の通信において、コマンドのようなデータ量の
少ない高位の情報は専用2ポートメモリを介して効率よ
く交信され、画像データのようなデータ量の多い低位の
情報はバス切替回路でバス切替される共通メモリを介し
て高速に処理・転送されるので、柔軟で効率の高いプロ
セッサ間通信が可能になり、画像処理システムの性能の
向上が図れる。
ュータ部のCPUと画像処理回路部の画像処理プロセッ
サとの間の通信において、コマンドのようなデータ量の
少ない高位の情報は専用2ポートメモリを介して効率よ
く交信され、画像データのようなデータ量の多い低位の
情報はバス切替回路でバス切替される共通メモリを介し
て高速に処理・転送されるので、柔軟で効率の高いプロ
セッサ間通信が可能になり、画像処理システムの性能の
向上が図れる。
また、大量なデータを蓄える共有メモリは、アクセス速
度の低下をきたすことなく低コストな汎用メモリICを
用いることができるという利点がある。
度の低下をきたすことなく低コストな汎用メモリICを
用いることができるという利点がある。
さらに、画像処理プロセッサから画像メモリおよび共有
メモリへの同時書き込み機能を持たせることで、画像メ
モリおよび共有メモリ間のデータ転送回数を削減でき、
より高性能な画像処理システムを得ることができる。
メモリへの同時書き込み機能を持たせることで、画像メ
モリおよび共有メモリ間のデータ転送回数を削減でき、
より高性能な画像処理システムを得ることができる。
第1図は本発明の画像処理システムの構成図、第2図は
専用2ポートメモリの回路例を示す図、第3図はバス切
替制御回路の構成図、第4図は画像処理プロセッサのア
ドレスマツプ例を示す図である。 1・・・ホストコンピュータ部、 2・・・画像処理回路部、3・・・cpu。 4・・・メインメモリ、 7・・・画像処理プロセッ
サ、8・・画像メモリ、 lO・・・専用2ポートメ
モリ、12・・・バス切替制御回路、14・・・共有メ
モリ、23.41.42・・・双方向バスバッファ、3
3.34.35・・・マルチプレクサ。 第2図 If@2ホードメモ、す 第3図 第4図
専用2ポートメモリの回路例を示す図、第3図はバス切
替制御回路の構成図、第4図は画像処理プロセッサのア
ドレスマツプ例を示す図である。 1・・・ホストコンピュータ部、 2・・・画像処理回路部、3・・・cpu。 4・・・メインメモリ、 7・・・画像処理プロセッ
サ、8・・画像メモリ、 lO・・・専用2ポートメ
モリ、12・・・バス切替制御回路、14・・・共有メ
モリ、23.41.42・・・双方向バスバッファ、3
3.34.35・・・マルチプレクサ。 第2図 If@2ホードメモ、す 第3図 第4図
Claims (1)
- (1)CPUおよびメインメモリを含むホストコンピュ
ータ部と、画像処理プロセッサおよび画像メモリを含む
画像処理回路部とがバスで接続される画像処理システム
において、 上記CPUおよび上記画像処理プロセッサから同時にア
クセス可能な2ポートメモリと、 共有メモリと、 上記CPUあるいは上記画像処理プロセッサのプログラ
ム制御により切替作動させられ、上記CPUまたは上記
画像処理プロセッサの任意の一方からのみ共有メモリを
アクセス可能にするバス切替制御回路を備えることを特
徴とする画像処理システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17245788A JPH0221376A (ja) | 1988-07-11 | 1988-07-11 | 画像処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17245788A JPH0221376A (ja) | 1988-07-11 | 1988-07-11 | 画像処理システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0221376A true JPH0221376A (ja) | 1990-01-24 |
Family
ID=15942347
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17245788A Pending JPH0221376A (ja) | 1988-07-11 | 1988-07-11 | 画像処理システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0221376A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5418938A (en) * | 1991-12-27 | 1995-05-23 | Fujitsu Limited | Data management system having CPUs to each other via dual-port memory |
-
1988
- 1988-07-11 JP JP17245788A patent/JPH0221376A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5418938A (en) * | 1991-12-27 | 1995-05-23 | Fujitsu Limited | Data management system having CPUs to each other via dual-port memory |
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