JPS6258349A - 複数ポ−トメモリ−装置 - Google Patents
複数ポ−トメモリ−装置Info
- Publication number
- JPS6258349A JPS6258349A JP19808085A JP19808085A JPS6258349A JP S6258349 A JPS6258349 A JP S6258349A JP 19808085 A JP19808085 A JP 19808085A JP 19808085 A JP19808085 A JP 19808085A JP S6258349 A JPS6258349 A JP S6258349A
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- JP
- Japan
- Prior art keywords
- connection network
- memory
- port
- barrel shifter
- ports
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数ポートメモリ装置に関する。
従来の技術
]ンピュータシステムの高速の主記憶と低速大容量の2
次記憶間のアクセス・ギャップを埋めるためにディスク
キャッシュシステムが提案され、既に実用に供されてい
る。複数ポートメモリ装置はこのディスクキャッシュシ
ステムで使用されている。
次記憶間のアクセス・ギャップを埋めるためにディスク
キャッシュシステムが提案され、既に実用に供されてい
る。複数ポートメモリ装置はこのディスクキャッシュシ
ステムで使用されている。
さらに、大規模データベースを高速に処理するためには
並列処理の導入が必要となる。
並列処理の導入が必要となる。
また、vLSIハードウェア技術の進展は、CPUおよ
びメモリー等の価格の低廉化を促し、大量のデータ(数
値データおよび文字データ)処理を大規模な並列アーキ
テクチャで処理することが可能になりつつある。
びメモリー等の価格の低廉化を促し、大量のデータ(数
値データおよび文字データ)処理を大規模な並列アーキ
テクチャで処理することが可能になりつつある。
例えば、マルチプロセサ一方式による共有メモリーシス
テムは第3図にその概略を示すように、複数ポート構成
を採用することがある。第3図においてSは接続ネット
ワーク、P0〜pn−、aポート、M、〜M n+ 、
はメモ・リーバンクを示す。この場合、接続ネットワー
クSをハードウェアでまとめることにより、経済化が図
れる。メモリーバンクへのアクセス競合は上記接続ネッ
トワークSで制御することにより防ぐことが可能である
が、ポート数およびメモリーバンク数が多くなると、ど
のポートからも任意の時に任意の番地の数を読み書きす
ることは非常に難しくなる。
テムは第3図にその概略を示すように、複数ポート構成
を採用することがある。第3図においてSは接続ネット
ワーク、P0〜pn−、aポート、M、〜M n+ 、
はメモ・リーバンクを示す。この場合、接続ネットワー
クSをハードウェアでまとめることにより、経済化が図
れる。メモリーバンクへのアクセス競合は上記接続ネッ
トワークSで制御することにより防ぐことが可能である
が、ポート数およびメモリーバンク数が多くなると、ど
のポートからも任意の時に任意の番地の数を読み書きす
ることは非常に難しくなる。
ところが、語単位でのランダムアクセスは不要であり、
ページ単位でのランダムアクセスが出来れば良いディス
クキャッシュシステムではアクセス競合なしに複数ポー
トメモリーを構成出来る方法が提案されている。ただし
、ページの大きさがポート数の整数倍のときが特に容易
である。その例を8ポートのロータリーネットワークの
場合について、第4図に示す。
ページ単位でのランダムアクセスが出来れば良いディス
クキャッシュシステムではアクセス競合なしに複数ポー
トメモリーを構成出来る方法が提案されている。ただし
、ページの大きさがポート数の整数倍のときが特に容易
である。その例を8ポートのロータリーネットワークの
場合について、第4図に示す。
第4図において第3図の接続ネットワークSは2人力で
1出力の24個のスイッチモジュールSW□〜SWz、
から成り、ネットワークコントローラNからの3ビツト
の各ビットの信号bユ、bよ。
1出力の24個のスイッチモジュールSW□〜SWz、
から成り、ネットワークコントローラNからの3ビツト
の各ビットの信号bユ、bよ。
b3により、それぞれ第1列のスイッチモジュールSW
1〜SWい第2列のスイッチSW、〜SW1い第3列の
スイッチモジュールS Wi、〜SW、。
1〜SWい第2列のスイッチSW、〜SW1い第3列の
スイッチモジュールS Wi、〜SW、。
が制御される。なお、各スイッチモジュールSW1〜S
W、、は制御ビット信号が論理レベル″0”のときに入
力端子0と入力端子1のうちの入力端子Oが出力端子a
に接続され、論理レベル″1”のときに入力端子1が出
力端子aに接続されるものであって、前記制御ビット信
号が10進数の「o」、っまjJ(bt、bat bi
)=(Or O+ O)の場合には、各スイッチモジュ
ールSW□〜5W24は入力端子0が出力端子aに接続
されて、ポートP0はスイッチモジュールSW1とSW
、およびSWl、を介してメモリーバンクM0に接続さ
れ、同様にしてP1〜P、はそれぞれメモリーバンクM
1〜M7に接続される。今、前記制御ビット信号がlO
進数のrOJ rlJ r2J・・・・・・「7」
の順に接続ネットワークSに送られると、ポートP0〜
P7のうちのi番目のポートP1はメモリーバンクM。
W、、は制御ビット信号が論理レベル″0”のときに入
力端子0と入力端子1のうちの入力端子Oが出力端子a
に接続され、論理レベル″1”のときに入力端子1が出
力端子aに接続されるものであって、前記制御ビット信
号が10進数の「o」、っまjJ(bt、bat bi
)=(Or O+ O)の場合には、各スイッチモジュ
ールSW□〜5W24は入力端子0が出力端子aに接続
されて、ポートP0はスイッチモジュールSW1とSW
、およびSWl、を介してメモリーバンクM0に接続さ
れ、同様にしてP1〜P、はそれぞれメモリーバンクM
1〜M7に接続される。今、前記制御ビット信号がlO
進数のrOJ rlJ r2J・・・・・・「7」
の順に接続ネットワークSに送られると、ポートP0〜
P7のうちのi番目のポートP1はメモリーバンクM。
〜M、のうちのi番目のメモリーバンクMiからM7に
次にMoからML、に接続が切換えられる。従って、ペ
ージが第4図に示すように、メモリーバンクM、〜M7
に直交して設定され、ポートxyj(0≦lp j≦7
)が各々ページi、jをアクセスするようにすれば、各
ポートはアクセス競合なしに所望のアドレスのページを
並列にアクセスすることが可能となる。
次にMoからML、に接続が切換えられる。従って、ペ
ージが第4図に示すように、メモリーバンクM、〜M7
に直交して設定され、ポートxyj(0≦lp j≦7
)が各々ページi、jをアクセスするようにすれば、各
ポートはアクセス競合なしに所望のアドレスのページを
並列にアクセスすることが可能となる。
発明が解決しようとする問題点
接続ネットワークは1例えば第4図のように2人力1出
力のスイッチモジュールを採用することにより実現され
ているが、ポート数の増大と共に回路構成が更に複雑に
なり、大型化する問題がある。
力のスイッチモジュールを採用することにより実現され
ているが、ポート数の増大と共に回路構成が更に複雑に
なり、大型化する問題がある。
本発明はポート数が増大しても容易に接続ネットワーク
を構成することが出来、またコンパクトにすることが出
来る複数ポートメモリ装置を提供することを目的とする
。
を構成することが出来、またコンパクトにすることが出
来る複数ポートメモリ装置を提供することを目的とする
。
問題点を解決するための手段
本発明の複数ポートメモリ装置は、複数個のポート、複
数個のメモリーバンク、上記ポートおよびメモリーバン
クを接続するための接続ネットワークおよび上記接続ネ
ットワークを制御するコントローラ部からなり、上記メ
モリーバンクを横切ってページメモリーを設けて上記ペ
ージ単位で読み出し、書き込みを行うよう構成すると共
に、上記接続ネットワークをバレルシフタで構成したこ
とを特徴とする。
数個のメモリーバンク、上記ポートおよびメモリーバン
クを接続するための接続ネットワークおよび上記接続ネ
ットワークを制御するコントローラ部からなり、上記メ
モリーバンクを横切ってページメモリーを設けて上記ペ
ージ単位で読み出し、書き込みを行うよう構成すると共
に、上記接続ネットワークをバレルシフタで構成したこ
とを特徴とする。
作用
この構成によるとバレルシフタで接続ネットワークを構
成したため、接続ネットワークを集積回路化することが
出来、ポート数の増大とともに複雑になる接続ネットワ
ークおよびコントローラ部を極めて容易にコンパクトに
構成することが可能となる。
成したため、接続ネットワークを集積回路化することが
出来、ポート数の増大とともに複雑になる接続ネットワ
ークおよびコントローラ部を極めて容易にコンパクトに
構成することが可能となる。
実施例
以下、本発明の一実施例を第1図と第2図に基づいて説
明する。なお、便宜上、8ポートの場合について説明す
るが、ポート数はこれに限定されるものではない。
明する。なお、便宜上、8ポートの場合について説明す
るが、ポート数はこれに限定されるものではない。
第1図は本発明の複数ポートメモリー装置を示す。1は
CPU・メモリ一部、2はバレルシフタ群、3はバレル
シフタコントローラ部、4はメモリーバンク部、5はポ
ート部を示す。また、CPU・メモリ一部1、バレルシ
フタ群2およびメモリーバンク部4の各々の一枚のプレ
ーンは1ビツトに対応し、nビットのワード長の場合、
8枚のプレーンが必要である。
CPU・メモリ一部、2はバレルシフタ群、3はバレル
シフタコントローラ部、4はメモリーバンク部、5はポ
ート部を示す。また、CPU・メモリ一部1、バレルシ
フタ群2およびメモリーバンク部4の各々の一枚のプレ
ーンは1ビツトに対応し、nビットのワード長の場合、
8枚のプレーンが必要である。
第1図のバレルシフタ群2の1ビツトに相当する部分、
即ち、一枚のプレーンに相当する回路ブロックを第2図
に示す。第2図において、 M、〜M7は各メモリーバ
ンクを示し、P0〜P、は各々ポートを示している。ま
た、BS、〜BS、はバレルシフタのコントロール線で
あり、第1図のバレルシフタコントローラ部3の出力部
分に相当する。
即ち、一枚のプレーンに相当する回路ブロックを第2図
に示す。第2図において、 M、〜M7は各メモリーバ
ンクを示し、P0〜P、は各々ポートを示している。ま
た、BS、〜BS、はバレルシフタのコントロール線で
あり、第1図のバレルシフタコントローラ部3の出力部
分に相当する。
即ち、バレルシフタコントローラ部3は主として3ビツ
トのデコーダで構成することが出来る。BSI、〜BS
、の信号を(OOOOOOOO)から(1111111
1)まで順番に出力することにより、ポートPiはその
接続されるメモリーバンクがMiからM7に、次にMo
からMLlに切換わることにより、第4図と同じ動作を
保証出来る。
トのデコーダで構成することが出来る。BSI、〜BS
、の信号を(OOOOOOOO)から(1111111
1)まで順番に出力することにより、ポートPiはその
接続されるメモリーバンクがMiからM7に、次にMo
からMLlに切換わることにより、第4図と同じ動作を
保証出来る。
第2図の場合、nチャンネルのMO8hランジスタロ4
個で8ボート、8メモリーバンク、1ビツトをコンパク
トに構成することが可能である。
個で8ボート、8メモリーバンク、1ビツトをコンパク
トに構成することが可能である。
発明の詳細
な説明のように本発明の複数ポートメモリー装置は、接
続ネットワークをバレルシフタで構成したため、ポート
数の増大と共に複雑になる接続ネットワークおよびコン
トローラ部を従来よりも極めて容易にコンパクトに構成
することが可能であり、例えば、複数ポートディスクキ
ャッシュシステムのコントローラおよび接続ネットワー
クのLSI化を容易に実現することが出来る。
続ネットワークをバレルシフタで構成したため、ポート
数の増大と共に複雑になる接続ネットワークおよびコン
トローラ部を従来よりも極めて容易にコンパクトに構成
することが可能であり、例えば、複数ポートディスクキ
ャッシュシステムのコントローラおよび接続ネットワー
クのLSI化を容易に実現することが出来る。
第1図は本発明の複数ポートメモリ装置の一実施例の構
成図、第2図は第1図におけるバレルシフタの構成図、
第3図と第4図は従来例を示し、第3図はマルチプロセ
サ一方式による共有メモリーシステムの構成図、第4図
は複数ポートメモリー装置の構成図である。 1・・・CPU・メモリ一部、2・・・バレルシフタ群
。 3・・・バレルシフタコントローラ部、4・・・メモリ
ーバンク部、5・・・ポート部、BS、〜BS、・・・
バレルシフタのコントローラ線
成図、第2図は第1図におけるバレルシフタの構成図、
第3図と第4図は従来例を示し、第3図はマルチプロセ
サ一方式による共有メモリーシステムの構成図、第4図
は複数ポートメモリー装置の構成図である。 1・・・CPU・メモリ一部、2・・・バレルシフタ群
。 3・・・バレルシフタコントローラ部、4・・・メモリ
ーバンク部、5・・・ポート部、BS、〜BS、・・・
バレルシフタのコントローラ線
Claims (1)
- 1、複数個のポート、複数個のメモリーバンク、上記ポ
ートおよびメモリーバンクを接続するための接続ネット
ワークおよび上記接続ネットワークを制御するコントロ
ーラ部からなり、上記メモリーバンクを横切ってページ
メモリーを設けて上記ページ単位で読み出し、書き込み
を行うよう構成すると共に、上記接続ネットワークをバ
レルシフタで構成した複数ポートメモリー装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19808085A JPS6258349A (ja) | 1985-09-06 | 1985-09-06 | 複数ポ−トメモリ−装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19808085A JPS6258349A (ja) | 1985-09-06 | 1985-09-06 | 複数ポ−トメモリ−装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6258349A true JPS6258349A (ja) | 1987-03-14 |
Family
ID=16385180
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19808085A Pending JPS6258349A (ja) | 1985-09-06 | 1985-09-06 | 複数ポ−トメモリ−装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6258349A (ja) |
-
1985
- 1985-09-06 JP JP19808085A patent/JPS6258349A/ja active Pending
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