JPS6258349A

JPS6258349A - 複数ポ−トメモリ−装置

Info

Publication number: JPS6258349A
Application number: JP19808085A
Authority: JP
Inventors: Shigero Kuninobu; 国信　茂郎
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-09-06
Filing date: 1985-09-06
Publication date: 1987-03-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は複数ポートメモリ装置に関する。

従来の技術］ンピュータシステムの高速の主記憶と低速大容量の２
次記憶間のアクセス・ギャップを埋めるためにディスク
キャッシュシステムが提案され、既に実用に供されてい
る。複数ポートメモリ装置はこのディスクキャッシュシ
ステムで使用されている。

さらに、大規模データベースを高速に処理するためには
並列処理の導入が必要となる。

また、ｖＬＳＩハードウェア技術の進展は、ＣＰＵおよ
びメモリー等の価格の低廉化を促し、大量のデータ（数
値データおよび文字データ）処理を大規模な並列アーキ
テクチャで処理することが可能になりつつある。

例えば、マルチプロセサ一方式による共有メモリーシス
テムは第３図にその概略を示すように、複数ポート構成
を採用することがある。第３図においてＳは接続ネット
ワーク、Ｐ０〜ｐｎ−、ａポート、Ｍ、〜Ｍ　ｎ＋　、
はメモ・リーバンクを示す。この場合、接続ネットワー
クＳをハードウェアでまとめることにより、経済化が図
れる。メモリーバンクへのアクセス競合は上記接続ネッ
トワークＳで制御することにより防ぐことが可能である
が、ポート数およびメモリーバンク数が多くなると、ど
のポートからも任意の時に任意の番地の数を読み書きす
ることは非常に難しくなる。

ところが、語単位でのランダムアクセスは不要であり、
ページ単位でのランダムアクセスが出来れば良いディス
クキャッシュシステムではアクセス競合なしに複数ポー
トメモリーを構成出来る方法が提案されている。ただし
、ページの大きさがポート数の整数倍のときが特に容易
である。その例を８ポートのロータリーネットワークの
場合について、第４図に示す。

第４図において第３図の接続ネットワークＳは２人力で
１出力の２４個のスイッチモジュールＳＷ□〜ＳＷｚ、
から成り、ネットワークコントローラＮからの３ビツト
の各ビットの信号ｂユ、ｂよ。

ｂ３により、それぞれ第１列のスイッチモジュールＳＷ
１〜ＳＷい第２列のスイッチＳＷ、〜ＳＷ１い第３列の
スイッチモジュールＳ　Ｗｉ、〜ＳＷ、。

が制御される。なお、各スイッチモジュールＳＷ１〜Ｓ
Ｗ、、は制御ビット信号が論理レベル″０”のときに入
力端子０と入力端子１のうちの入力端子Ｏが出力端子ａ
に接続され、論理レベル″１”のときに入力端子１が出
力端子ａに接続されるものであって、前記制御ビット信
号が１０進数の「ｏ」、っまｊＪ（ｂｔ、ｂａｔ　ｂｉ
）＝（Ｏｒ　Ｏ＋　Ｏ）の場合には、各スイッチモジュ
ールＳＷ□〜５Ｗ２４は入力端子０が出力端子ａに接続
されて、ポートＰ０はスイッチモジュールＳＷ１とＳＷ
、およびＳＷｌ、を介してメモリーバンクＭ０に接続さ
れ、同様にしてＰ１〜Ｐ、はそれぞれメモリーバンクＭ
１〜Ｍ７に接続される。今、前記制御ビット信号がｌＯ
進数のｒＯＪ　　ｒｌＪ　　ｒ２Ｊ・・・・・・「７」
の順に接続ネットワークＳに送られると、ポートＰ０〜
Ｐ７のうちのｉ番目のポートＰ１はメモリーバンクＭ。

〜Ｍ、のうちのｉ番目のメモリーバンクＭｉからＭ７に
次にＭｏからＭＬ、に接続が切換えられる。従って、ペ
ージが第４図に示すように、メモリーバンクＭ、〜Ｍ７
に直交して設定され、ポートｘｙｊ（０≦ｌｐ　ｊ≦７
）が各々ページｉ、ｊをアクセスするようにすれば、各
ポートはアクセス競合なしに所望のアドレスのページを
並列にアクセスすることが可能となる。

発明が解決しようとする問題点接続ネットワークは１例えば第４図のように２人力１出
力のスイッチモジュールを採用することにより実現され
ているが、ポート数の増大と共に回路構成が更に複雑に
なり、大型化する問題がある。

本発明はポート数が増大しても容易に接続ネットワーク
を構成することが出来、またコンパクトにすることが出
来る複数ポートメモリ装置を提供することを目的とする
。

問題点を解決するための手段本発明の複数ポートメモリ装置は、複数個のポート、複
数個のメモリーバンク、上記ポートおよびメモリーバン
クを接続するための接続ネットワークおよび上記接続ネ
ットワークを制御するコントローラ部からなり、上記メ
モリーバンクを横切ってページメモリーを設けて上記ペ
ージ単位で読み出し、書き込みを行うよう構成すると共
に、上記接続ネットワークをバレルシフタで構成したこ
とを特徴とする。

作用この構成によるとバレルシフタで接続ネットワークを構
成したため、接続ネットワークを集積回路化することが
出来、ポート数の増大とともに複雑になる接続ネットワ
ークおよびコントローラ部を極めて容易にコンパクトに
構成することが可能となる。

実施例以下、本発明の一実施例を第１図と第２図に基づいて説
明する。なお、便宜上、８ポートの場合について説明す
るが、ポート数はこれに限定されるものではない。

第１図は本発明の複数ポートメモリー装置を示す。１は
ＣＰＵ・メモリ一部、２はバレルシフタ群、３はバレル
シフタコントローラ部、４はメモリーバンク部、５はポ
ート部を示す。また、ＣＰＵ・メモリ一部１、バレルシ
フタ群２およびメモリーバンク部４の各々の一枚のプレ
ーンは１ビツトに対応し、ｎビットのワード長の場合、
８枚のプレーンが必要である。

第１図のバレルシフタ群２の１ビツトに相当する部分、
即ち、一枚のプレーンに相当する回路ブロックを第２図
に示す。第２図において、　Ｍ、〜Ｍ７は各メモリーバ
ンクを示し、Ｐ０〜Ｐ、は各々ポートを示している。ま
た、ＢＳ、〜ＢＳ、はバレルシフタのコントロール線で
あり、第１図のバレルシフタコントローラ部３の出力部
分に相当する。

即ち、バレルシフタコントローラ部３は主として３ビツ
トのデコーダで構成することが出来る。ＢＳＩ、〜ＢＳ
、の信号を（ＯＯＯＯＯＯＯＯ）から（１１１１１１１
１）まで順番に出力することにより、ポートＰｉはその
接続されるメモリーバンクがＭｉからＭ７に、次にＭｏ
からＭＬｌに切換わることにより、第４図と同じ動作を
保証出来る。

第２図の場合、ｎチャンネルのＭＯ８ｈランジスタロ４
個で８ボート、８メモリーバンク、１ビツトをコンパク
トに構成することが可能である。

発明の詳細な説明のように本発明の複数ポートメモリー装置は、接
続ネットワークをバレルシフタで構成したため、ポート
数の増大と共に複雑になる接続ネットワークおよびコン
トローラ部を従来よりも極めて容易にコンパクトに構成
することが可能であり、例えば、複数ポートディスクキ
ャッシュシステムのコントローラおよび接続ネットワー
クのＬＳＩ化を容易に実現することが出来る。

【図面の簡単な説明】

第１図は本発明の複数ポートメモリ装置の一実施例の構
成図、第２図は第１図におけるバレルシフタの構成図、
第３図と第４図は従来例を示し、第３図はマルチプロセ
サ一方式による共有メモリーシステムの構成図、第４図
は複数ポートメモリー装置の構成図である。１・・・ＣＰＵ・メモリ一部、２・・・バレルシフタ群
。３・・・バレルシフタコントローラ部、４・・・メモリ
ーバンク部、５・・・ポート部、ＢＳ、〜ＢＳ、・・・
バレルシフタのコントローラ線

Claims

【特許請求の範囲】

１、複数個のポート、複数個のメモリーバンク、上記ポ
ートおよびメモリーバンクを接続するための接続ネット
ワークおよび上記接続ネットワークを制御するコントロ
ーラ部からなり、上記メモリーバンクを横切ってページ
メモリーを設けて上記ページ単位で読み出し、書き込み
を行うよう構成すると共に、上記接続ネットワークをバ
レルシフタで構成した複数ポートメモリー装置。