JPS634358A - パリテイビツト書替え回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパリティビット書替え回路に関し、特にパリテ
ィビットを記憶するためのメモリ素子（以下、パリティ
ビット記憶用メモリ素子という）のパリティビット書替
え回路に関する。

〔従来の技術〕

マイクロコンピュータ制御の分野等においては、メモリ
の記憶容量の増大に伴って１メモリ素子当たりの記憶容
量が大きなメモリ素子を使うことが多くなっている。１
メモリ素子当たりの記憶容量が増大するとソフトエラー
が発生しやすくなり、その対策のために記憶するデータ
にパリティビットを付加する要求が大となってパリティ
ピノｅｔ替え回路も必要になる。

従来、この種のパリティビット書替え回路では、パリテ
ィビット記憶用メモリ素子はその１つの領域（１本のワ
ード線に接続されている複数のメモリセルからなるメモ
リ素子の１部分、以下同様）に１つのパリティビットし
か記憶していなかった。

第２図は従来のパリティビット書替え回路を利用するメ
モリシステムの構成の一例を示す図である。

従来のパリティビット書替え回路では、データを記憶す
るためのメモリ素子（以下、データ記憶用メモリ素子と
いう）？０．７１．・・・、７７内の１つの領域にアド
レスデコーダ７８のアドレスの指定に基づいてデータが
書き込まれると、このデータに基づいてパリティビット
作成回路８９で作成されたパリティビットがアドレスデ
コーダ８８で選択されたパリティビット記憶用メモリ素
子８０．８１．・・・、８７内の１つの領域に書き込ま
れていた。

パリティビット記憶用メモリ素子８０，８１゜・・・、
８７内の１つの領域には、１データに付加される１ビツ
トのパリティビットしか記憶されないので、回路の簡略
化のためにはパリティビット記憶用メモリ素子８０，８
１．川、８７はｎ（正整数）ワード×１ビットの構成が
適している。

−方、このパリティビット記憶用メモリ素子８０．８１
．・・・、８７が含まれるメモリシステムにバッテリバ
ンクアンプ機能を持たせる場合には、バッテリバックア
ンプを行うときに最も重要な電気的特性の１つであるス
タンドバイ期間中の消費電流を極力小さくするために、
その目的に適した特性を持つＣＭＯ３（コンプリメンタ
リ金属酸化膜半導体、以下同様）タイプのスタティック
ＲＡＭ（ランダムアクセスメモリ。以下同様）が記憶素
子として使われることが多い。

〔発明が解決しようとする問題点〕

上述した従来のパリティビット書替え回路では、パリテ
ィビット記憶用メモリ素子にｎワード×１ビットの構成
のメモリ素子を使うのが適しているが、従来のパリティ
ビット書替え回路で通常使用されている上述したＣＭＯ
ＳタイプのスタティックＲＡＭではその構成のＲＡＭが
稀少で通常は１つの領域が１バイトからなるＲＡＭ　（
ｎワード×８ビットの構成のＲＡＭ）を使用することが
多いので、パリティビット記憶用メモリ素子として使わ
れるＲＡＭの中の１つの領域内の１ビツトのみがパリテ
ィビットを記憶するために使用されて他のビットは使用
されないという不経済なＲＡＭの使用方法になるという
欠点がある。

本発明の目的は、上述の点に鑑み、パリティビット記憶
用メモリ素子の１つの領域内の複数のビットを有効に利
用して、ｎワード×ｍビット（ｍ≧２）の構成のメモリ
素子をパリティビット記憶用メモリ素子として経済的に
使用することができるパリティビット書替え回路を提供
することにある。

〔問題点を解決するための手段〕

本発明のパリティビット書替え回路は、ｎワード×ｍピ
ノ）（ｍ≧２）の構成で１つの領域に複数のデータに付
加される複数のパリティビットが割り当てられているパ
リティビット記憶用メモリ素子と、このパリティビット
記憶用メモリ素子から書き替えるべきビットを含むパリ
ティデータ（パリティビット記憶用メモリ素子上の複数
のパリティビットが記憶されている１領域の情報。以下
同様）の読出しを制御するパリティデータ読出し制御回
路と、このパリティデータ読出し制御回路により読み出
されたパリティデータと書き替えるべきパリティビット
のパリティデータ内での位置情報と書き替えるべきパリ
ティビットの書替え後の値とが入力されて書き替えるべ
きパリティピントのみを書き替えた前記パリティデータ
を出力するパリティデータ変換用ＲＯＭ　（リードオン
リメモリ。以下同様）と、このパリティデータ変換用Ｒ
ＯＭにより出力された前記パリティデータの前記パリテ
ィデータ読出し制御回路により読み出された前記パリテ
ィビット記憶用メモリ素子上の領域と同一の領域への書
込みを制御するパリティデータ書込み制御回路とを有す
る。

〔作用〕

本発明のパリティピット書替え回路では、ｎワード×ｍ
ビット（ｍ≧２）のビット構成のメモリ素子の１つの領
域に複数のパリティビットが割り当てられたパリティビ
ット記憶用メモリ素子を使用し、このパリティビット記
憶用メモリ素子からの書き替えるべきビットを含むパリ
ティデータの読出しをパリティデータ読出し制御回路が
制御し、パリティデータ変換用ＲＯＭがこのパリティデ
ータと書き替えるべきパリティビットのパリティデータ
内での位置情報と書き替えるべきパリティビットの書替
え後の値とを入力して書き替えるべきパリティビットの
みを書き替えたパリティデータを出力し、この変換後の
パリティデータの変攬前に存在していたパリティビット
記憶用メモリ素子上の領域への書込みをパリティデータ
書込み制御回路が制御してパリティビットの書替えを行
う。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明のパリティピット書替え回路の一実施例
を利用するメモリシステムの構成を示す図である０本実
施例のパリティピット書替え回路を利用するメモリシス
テムは、データのアドレスを指定するためのアドレスバ
ス１と、データの内容を伝達するためのデータバス２と
、データ記憶用メモリ素子１０．１１．・・・、１７を
選択するアドレスデコーダ３と、パリティビット記憶用
メモリ素子６上のパリティデータの続出しおよび書込み
を制御する制御信号発生回路４と、データの値によりパ
リティビットがＯか１かを判断してそのデータに付加さ
れるパリティビットを作成するパリティビット作成回路
５と、データ記憶用メモリ素子１０．１１．・・・、１
７と同一のワード数を持つ（ビット数はデータ記憶用メ
モリ素子の数の８である）構成でパリティビットを記憶
するパリティビット記憶用メモリ素子６と、書き替える
べきパリティビットを含むパリティデータを変換するた
めのパリティデータ変換用ＲＯＭ７と、変換されたパリ
ティデータをパリティピント記憶用メモリ素子６に書き
込む前にラッチするためのパリティデータ書込み回路８
と、パリティビットが付加されるデータを記憶するデー
タ記憶用メモリ素子１０．１１．・・・、１７とから、
その主要部が構成されている。なお、符号６１は読出し
書込み制御線、６２はパリティビット信号線、６３は変
換後パリティデータ出力制御線、６４は変換後パリティ
データ書込み制御線、６５はパリティデータ通過バスを
それぞれ示す。

第３図を参照すると、パリティビット記憶用メモリ素子
６内で記憶されている情報は、データ記憶用メモリ素子
１０，１１．・・・、１７に記憶されている複数のデー
タに付加されるパリティビット群ＰＯ，Ｐ１．　・、Ｐ
７　（ＰＯ−Ｐｌ）それぞれに複数のパリティビットが
含まれている）からなる。

このパリティビット群ＰＱ、Ｐ１．・・・、Ｐ７とデー
タ記憶用メモリ素子１０，１１．・・・、１７とは、例
えばデータ記憶用メモリ素子１２に記憶されるデータの
がリティビソトはパリティビット群Ｐ２に含まれていて
、さらにデータ記憶用メモリ素子１２の３番目の領域（
第０番の領域から数える）に記憶されるデータのパリテ
ィビットはパリティビット記憶用メモリ素子６０３番目
の領域に含まれるパリティビットＰ２２になるという形
で対応づけられている。

第４図を参照すると、パリティデータ変換用ＲＯＭ７で
ノくリティデータが変換される態様は、パリティデータ
通過バス６５を介して供給される変換前パリティデータ
４１と、アドレスバスｌを介して供給される書き替える
べきパリティビットの位置を示す３ビツトの情報（００
０がパリティデータの最下位ビット（第３図のＰＯ）を
示す）である書替えビット位置指定情報４３と、パリテ
ィビット信号線６２を介して供給される書き替えるべき
パリティビットの値を示す書替え後パリティビット情報
４４とがパリティデータ変換用ＲＯＭ７に入力されて、
変換前パリティデータ４１の中の書替えビット位置指定
情報４３で示される位置のパリティビットが書替え後パ
リティビット情報４４の値に書き替えられて生成された
変換後パリティデータ４２がパリティデータ変換用ＲＯ
Ｍ７からパリティデータ通過バス６５を介して出力され
るようになっている。

第５図を参照すると、パリティデータ変換用ＲＯＭ７内
の情報は、変換前パリティデータ４１゜書替えビット位
置指定情報４３および書替え後パリティビット情報４４
が合成されたアドレス５１に、変換前パリティデータ４
１の書替えビット位置指定情報４３で示される位置のビ
ットが書替え後パリティビット情報４４の値に書き替え
られた変換後パリティデータ４２がデータの内容５２と
して対応されて記憶されている。

次に、このように構成されたパリティビット書替え回路
の動作について説明する。

まず、本実施例のパＩＪティビット書替え回路を利用す
るメモリシステムに書込みデータが入力されると、この
データはデータバス２を介してデータ記憶用メモリ素子
１０．１１．　・・・、１７とパリティビット作成回路
５に入力される。ここで、データ記憶用メモリ素子はデ
ータ記憶用メモリ素子１０〜１７に分かれているので、
データ書込み時にデータ記憶用メモリ素子１０，１１．
・・・、１７の１つがアドレスバス１からの情報を受け
たアドレスデコーダ３によって選択されて、その選択さ
れたデータ記憶用メモリ素子のアドレスバス１からのア
ドレスで指定された領域にデータが書き込まれる。

パリティビット作成回路５によって作成されたパリティ
ビットは、パリティビット作成回路５から出力されてパ
リティビット信号線６２を通じてパリティデータ変換用
ＲＯＭ７に書替え後パリティビット情報４４として入力
される。

−方、データ書込み時には、制御信号発生回路４に対し
てこのメモリシステムの外部からのデータの書込み要求
が入力されて、制御信号発生回路４は読出し書込み制？
ｉｌｌ′ｆＪＡ６１を介してパリティビット記憶用メモ
リ素子６からのパリティデータの読出しを指示する。パ
リティビット記憶用メモリ素子６のどの領域から読み出
すかという指定は、メモリシステムの外部からのアドレ
スバス１を介しての情報によって行われる。読み出され
たパリティデータはパリティデータ通過バス６５を介し
てパリティデータ変換用ＲＯＭ７に変換前パリティデー
タ４１として入力される。

さらに、パリティデータ変換用ＲＯＭ７には、書き替え
るべきパリティピントの位置を示す３ビツトの情報（こ
れはデータがどのデータ記憶用メモリ素子に書き込まれ
たかという情報と同一である）がアドレスバスｌを介し
て書替えビット位置↑旨定情報４３として入力される。

第４図および第５図に示す例で述べると以上の３者の値
は、変換前パリティデータ４１が１１００１００１で、
書替えビット位置指定情報４３が０１０で、書替え後パ
リティビット情報４４が１である。

制御信号発生回路４は、これら１２ビツトの情報が揃っ
た時点で変換後パリティデータ出力制御線６３を介して
パリティデータ変換用ＲＯＭ７に変進後パリティデータ
４２をパリティデータ通過バス６５に出力させる。

この様子を第４図および第５図に示す例で説明すると、
まず変換前パリティデータ４１と書替えビット位置指定
情報４３と書替え後パリティビット情報４４とが合成さ
れた１１００１００１０１０１という値がパリティデー
タ変換用ＲＯＭ７のアドレス５１として与えられる。

パリティデータ変換用ＲＯＭ７のアドレス５１とそのア
ドレス５１に記憶されていて読出しの対象になるデータ
の内容５２との対応は第５図に示すようになっているの
で、この場合は変換前パリティデータ４１の１１００１
００１の書替えビット位置指定情報４３の０１０で示さ
れる第２ピント（最下位ビットは第０ビフト）が書替え
後パリティビット情報４４で示されるｌに書き替えられ
た１１００１１０１という値が変換後パリティデータ４
２としてパリティデータ変換用ＲＯＭ７から出力される
。

パリティデータ通過バス６５を介してパリティデータ書
込み回路８に出力された置換後パリティデータ４２は、
すぐにはパリティビット記憶用メモリ素子６に書き込ま
れずに制御信号発生回路４により変換後パリティデータ
書込み制′４Ｂ線６４を介してパリティデータ書込み回
路８にラッチされる。

次に、制御信号発生回路４は、読出し書込み制御線６１
を介してパリティビット記憶用メモリ素子６を読出し状
態から書込み状態に変更するように指示する。　　、 パリティピット記憶用メモリ素子６が書込み状態になる
と、制御信号発生回路４は、変換後パリティデータ書込
み制御線６４を介してパリティデータ書込み回路８にラ
ッチされていた変換後パリティデータ４２をパリティデ
ータ通過バス６５を介してパリティビット記憶用メモリ
素子６の変換前パリティデータ４１を読み出した領域と
同一の領域に書き込んで、パリティビットの書替えを終
了させる。

なお、本実施例ではパリティビットの書替え終了までは
メモリシステムの外部からの次のデータの書込みがない
ことを前提にして述べたが、データ転送が高速でこの前
提が適合しない場合には、アドレスバス１とデータバス
２とにラッチ回路を挿入して、パリティビットの書替え
時は制御信号発生回路４からの指示でデータの書込みを
ラッチしてパリティビットの書替えが終了すると制御信
号発生回路４からの書替え終了信号で次のデータの書込
みを行うという方法により本発明のパリティビット書替
え回路を適用することができる。

〔発明の効果〕

以上説明したように本発明は、複数のパリティビットの
中の書き替えるべきパリティビットのみを書き替えるた
めのパリティデータ変換用ＲＯＭを設けることによって
、ｎワード×ｍビット（ｍ≧２）の構成のメモリ素子で
も経済的にパリティビット記憶用メモリ素子として使用
できるという効果がある。

また、ｎワード×ｍビット（ｍ≧２）の構成のパリティ
ビット記憶用メモリ素子が使えることにより、データ記
憶用メモリ素子とパリティビット記憶用メモリ素子とに
同一の構成のメモリ素子を使用することができるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を利用したメモリシステムの
構成を示す図、 第２図は従来のパリティピット書替え回路を利用したメ
モリシステムの構成を示す図、第３図は第１図中のパリ
ティビット記憶用メモリ素子に記憶されている情報を示
す図、第４図は第１図中のパリティデータ変換用ＲＯＭ
でパリティデータが変換される態様を示す図、第５図は
第１図中のパリティデータ変換用ＲＯＭに記憶されてい
るデータのアドレスとデータ内容との対応図である。 図において、 １・・・アドレスバス、 ２・・・データバス、 ３・・・アドレスデコーダ、 ４・・・制御信号発生回路、 ５・・・パリティビット作成回路、 ６・・・パリティピット記憶用メモリ素子、７・・・パ
リティデータ変換用ＲＯＭ、８・・・パリティデータ書
込み回路、 １０〜１７・・・データ記憶用メモリ素子、６１・・読
出し書込み制御線、 ６２・・パリティビット信号線、 ６３・・変換後パリティデータ出力制御線、６４・・変
換後パリティデータ書込み制御線、６５・・パリティデ
ータ通過バスである。

Claims (1)

1. 【特許請求の範囲】 ｎ（正整数）ワード×ｍ（ｍ≧２）ビットの構成で１つ
   の領域に複数のデータに付加される複数のパリテイビッ
   トが割り当てられているパリテイビット記憶用メモリ素
   子と、 このパリテイビット記憶用メモリ素子から書き替えるべ
   きビットを含むパリテイデータの読出しを制御するパリ
   テイデータ読出し制御回路と、このパリテイデータ読出
   し制御回路により読み出されたパリテイデータと書き替
   えるべきパリテイビットのパリテイデータ内での位置情
   報と書き替えるべきパリテイビットの書替え後の値とが
   入力されて書き替えるべきパリテイビットのみを書き替
   えた前記パリテイデータを出力するパリテイデータ変換
   用ＲＯＭと、 このパリテイデータ変換用ＲＯＭにより出力された前記
   パリテイデータの前記パリテイデータ読出し制御回路に
   より読み出された前記パリテイビット記憶用メモリ素子
   上の領域と同一の領域への書込みを制御するパリテイデ
   ータ書込み制御回路と、 を有することを特徴とするパリテイビット書替え回路。