JPS63231553A - 部分書込み方式 - Google Patents
部分書込み方式Info
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- JPS63231553A JPS63231553A JP62067089A JP6708987A JPS63231553A JP S63231553 A JPS63231553 A JP S63231553A JP 62067089 A JP62067089 A JP 62067089A JP 6708987 A JP6708987 A JP 6708987A JP S63231553 A JPS63231553 A JP S63231553A
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- 238000000034 method Methods 0.000 claims description 8
- 230000010365 information processing Effects 0.000 claims description 6
- 238000012986 modification Methods 0.000 claims 1
- 230000004048 modification Effects 0.000 claims 1
- 238000007689 inspection Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- AGJBKFAPBKOEGA-UHFFFAOYSA-M 2-methoxyethylmercury(1+);acetate Chemical compound COCC[Hg]OC(C)=O AGJBKFAPBKOEGA-UHFFFAOYSA-M 0.000 description 3
- 101100190537 Homo sapiens PNN gene Proteins 0.000 description 3
- 102100038374 Pinin Human genes 0.000 description 3
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- 238000005516 engineering process Methods 0.000 description 1
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置の部分書込み方式に関する。特
に、読み出しデータの誤り検出訂正手段付きの主記憶装
置に関するものである。
に、読み出しデータの誤り検出訂正手段付きの主記憶装
置に関するものである。
本発明は情報処理装置の部分書込み方式において、
誤り訂正検出用の冗長検査ビットの他にタグビットを設
け、部分書込、みを行ったときは冗長検査ビットは修正
せずにタグビットに冗長検査ビットが未修正であること
を示しておき、タグビットの表示が未修正の場合には所
定周期で行われるリフレッシュ時に冗長検査ビットを修
正することにより・ 部分書込みのメモリアクセス時間を短縮し、かつ回路が
簡単でメ・モリチップ数が少なくなるようにしたもので
ある。
け、部分書込、みを行ったときは冗長検査ビットは修正
せずにタグビットに冗長検査ビットが未修正であること
を示しておき、タグビットの表示が未修正の場合には所
定周期で行われるリフレッシュ時に冗長検査ビットを修
正することにより・ 部分書込みのメモリアクセス時間を短縮し、かつ回路が
簡単でメ・モリチップ数が少なくなるようにしたもので
ある。
第８図は情報処理装置のブロック構成図である。
第８図において、１０は中央処理装置および２０は主記
憶装置であり、３２ビツト１語長である。ＭＥＭＡはメ
モリアクセス要求信号、ＡＤはアドレス線、ＷＬＬはＯ
〜７ビツトの書込み指示信号、ＷＬＨは８〜１５ビツト
の書込み指示信号、ＷＨＬは１６〜２３ビツトの書込み
指示信号、ＷＨＨは２４〜３１ビツトの書込み指示信号
、ＤＬＬＤはＯ〜７ビツトのデータ線、ＤＬＨＤは８〜
１５ビツトのデータ線、ＤＨＬＤは１６〜２３ビツトの
データ線およびＤＨＨＤは２４〜３１ビツトのデータ線
である。
憶装置であり、３２ビツト１語長である。ＭＥＭＡはメ
モリアクセス要求信号、ＡＤはアドレス線、ＷＬＬはＯ
〜７ビツトの書込み指示信号、ＷＬＨは８〜１５ビツト
の書込み指示信号、ＷＨＬは１６〜２３ビツトの書込み
指示信号、ＷＨＨは２４〜３１ビツトの書込み指示信号
、ＤＬＬＤはＯ〜７ビツトのデータ線、ＤＬＨＤは８〜
１５ビツトのデータ線、ＤＨＬＤは１６〜２３ビツトの
データ線およびＤＨＨＤは２４〜３１ビツトのデータ線
である。
中央処理装置１０から各アドレスで８ビツトごとに部分
的に書込み要求ができる。たとえばＯ〜７ビツトのみ書
込むときはθ〜７ビツトの書込み指示信号ＷＬＬが「１
」で書込み信号ＷＬＨ，ＷＨＬ、ＷＨ）（は「０」とす
る。同様に８〜１５ビツトのときは書込み信号ＷＨＬが
「１」となる。１語長書込みの場合には、書込み信号Ｗ
ＬＬ、ＷＬＨ１ＷＨＬ、ＷＨＨすべてが「１」となる。
的に書込み要求ができる。たとえばＯ〜７ビツトのみ書
込むときはθ〜７ビツトの書込み指示信号ＷＬＬが「１
」で書込み信号ＷＬＨ，ＷＨＬ、ＷＨ）（は「０」とす
る。同様に８〜１５ビツトのときは書込み信号ＷＨＬが
「１」となる。１語長書込みの場合には、書込み信号Ｗ
ＬＬ、ＷＬＨ１ＷＨＬ、ＷＨＨすべてが「１」となる。
従来、部分書込み装置は、３２ビツト１語長のビット巾
で１ビット誤り訂正２ビット誤り検出を行うには７ビツ
トのチェック用ビットを付加するが、このような主記憶
装置２０に対し８ビツトの部分書込みを行う場合には、
一度３２ビットデータを読み出し前の２４ビツトに新し
い８ビツトデータを合わせて３２ビツトの書込みを行っ
ていた。
で１ビット誤り訂正２ビット誤り検出を行うには７ビツ
トのチェック用ビットを付加するが、このような主記憶
装置２０に対し８ビツトの部分書込みを行う場合には、
一度３２ビットデータを読み出し前の２４ビツトに新し
い８ビツトデータを合わせて３２ビツトの書込みを行っ
ていた。
第４図は従来例の部分書込み装置のブロック構成図であ
る。第５図は従来例の部分書込み装置の部分書込み動作
を示すフローチャートである。第４図および第５図にお
いて、いま０〜７ビツトの書込み指示信号ＷＬＬが「１
」で、書込みデータが０〜７ビツトのデータ線ＤＬＬＤ
を介して入力されたとすると、制御回路４１は３２ビッ
ト書込みか、部分書込みかを判定して部分書込みである
と判定したら（■）、該当するアドレスからデータ部４
２のデータを読み（０）、読み出したデータの０〜７ビ
ツトにデータ線ＤＬＬＤ上のデータを埋めこんで３２ビ
ツトのデータをつくり（０）、それに冗長検査ビットの
７ビツトを新しく生成して付加しく０）、データ部４２
および検査ビット部４３に書込む（■）。
る。第５図は従来例の部分書込み装置の部分書込み動作
を示すフローチャートである。第４図および第５図にお
いて、いま０〜７ビツトの書込み指示信号ＷＬＬが「１
」で、書込みデータが０〜７ビツトのデータ線ＤＬＬＤ
を介して入力されたとすると、制御回路４１は３２ビッ
ト書込みか、部分書込みかを判定して部分書込みである
と判定したら（■）、該当するアドレスからデータ部４
２のデータを読み（０）、読み出したデータの０〜７ビ
ツトにデータ線ＤＬＬＤ上のデータを埋めこんで３２ビ
ツトのデータをつくり（０）、それに冗長検査ビットの
７ビツトを新しく生成して付加しく０）、データ部４２
および検査ビット部４３に書込む（■）。
第６図は他の従来例の部分書込み装置のブロック構成図
である。第７図は他の従来例の部分書込み装置の部分書
込み動作を示すフローチャートである。第６図および第
７図は８ビツトの部分書込みを行えるようにするために
８ビツトごとに冗長検査ビットを付加する方式である。
である。第７図は他の従来例の部分書込み装置の部分書
込み動作を示すフローチャートである。第６図および第
７図は８ビツトの部分書込みを行えるようにするために
８ビツトごとに冗長検査ビットを付加する方式である。
第７図に示すように、第４図に比較して部分書込みか否
かの判定および読み出しのフェーズが不要であり少ない
時間で８ピント書込みが可能である。しかし、第６図に
示すように、８ビツトのデータ部５２１〜５２４および
５ビツトの検査ビット部５３．〜５３４から構成され、
３２ビツトのデータに対して５２ビツト巾の記憶部が必
要である。
かの判定および読み出しのフェーズが不要であり少ない
時間で８ピント書込みが可能である。しかし、第６図に
示すように、８ビツトのデータ部５２１〜５２４および
５ビツトの検査ビット部５３．〜５３４から構成され、
３２ビツトのデータに対して５２ビツト巾の記憶部が必
要である。
しかし、このような従来例の部分書込み方式では、３２
ビツトに対し７ビツトの冗長検査ビットを付加した記憶
部構成で、部分書込み時に該当するアドレスを読み出し
た後に書込み部分以外の２４ビツトと書込む８ビツトを
合わせて新しい３２ビツトデータとし、その新しい３２
ビツトデータに７ビツトの冗長検査ビットを作成してメ
モリに書込んでいたので、−回の部分書込みが、読み出
し動作と書込み動作とを必要とし、回路も複雑で時間を
要した。
ビツトに対し７ビツトの冗長検査ビットを付加した記憶
部構成で、部分書込み時に該当するアドレスを読み出し
た後に書込み部分以外の２４ビツトと書込む８ビツトを
合わせて新しい３２ビツトデータとし、その新しい３２
ビツトデータに７ビツトの冗長検査ビットを作成してメ
モリに書込んでいたので、−回の部分書込みが、読み出
し動作と書込み動作とを必要とし、回路も複雑で時間を
要した。
また、最小の書込み単位ごとに冗長検査ビットを付加す
る方式は、たとえば最小の部分書込み単位が８ビツトで
あると、５ビツトのチェックビットを必要とし、メモリ
チップの必要数が増大する欠点があった。
る方式は、たとえば最小の部分書込み単位が８ビツトで
あると、５ビツトのチェックビットを必要とし、メモリ
チップの必要数が増大する欠点があった。
本発明は上記の欠点を解決するもので、部分書込みのメ
モリアクセス時間を短縮し、かつ回路が簡単でメモリチ
ップ数の少ない部分書込み装置を提供することを目的と
する。
モリアクセス時間を短縮し、かつ回路が簡単でメモリチ
ップ数の少ない部分書込み装置を提供することを目的と
する。
本発明は、記憶部の該当するアドレスに誤り訂正検出用
の冗長検査ビットが付加されて書込まれたデータに部分
書込みを行う情報処理装置の部分書込み方式において、
上記該当するアドレスに書込まれたデータに上記部分書
込みデータを上記冗長検査ビットの修正を保留して書込
むとともに、各アドレスに対応して上記記憶部に設けら
れたタグピットに上記冗長検査ビットが未修正であるこ
とを示し、所定周期のリフレッシュ時にこのタグピット
が上記冗長検査ビットが未修正であることを示すときに
は上記冗長検査ビットを書込まれたデータに応じて修正
することを特徴とする。
の冗長検査ビットが付加されて書込まれたデータに部分
書込みを行う情報処理装置の部分書込み方式において、
上記該当するアドレスに書込まれたデータに上記部分書
込みデータを上記冗長検査ビットの修正を保留して書込
むとともに、各アドレスに対応して上記記憶部に設けら
れたタグピットに上記冗長検査ビットが未修正であるこ
とを示し、所定周期のリフレッシュ時にこのタグピット
が上記冗長検査ビットが未修正であることを示すときに
は上記冗長検査ビットを書込まれたデータに応じて修正
することを特徴とする。
中央処理装置から部分書込み要求を入力した場合には該
当するアドレスに書込まれたデータの書込む部分に部分
書込゛みデータを書込み、冗長検査ビットはそのままで
各アドレスに対応して設けられた該当するタグビットに
冗長検査ビットが未修正であることを示す。所定周期の
リフレッシュ時にタグピットが冗長検査ビットが未修正
であることを示す場合には、冗長検査ビットを対応する
アドレスに記憶されたデータに基づいて修正する。
当するアドレスに書込まれたデータの書込む部分に部分
書込゛みデータを書込み、冗長検査ビットはそのままで
各アドレスに対応して設けられた該当するタグビットに
冗長検査ビットが未修正であることを示す。所定周期の
リフレッシュ時にタグピットが冗長検査ビットが未修正
であることを示す場合には、冗長検査ビットを対応する
アドレスに記憶されたデータに基づいて修正する。
偶然にタグピットが冗長検査ビットが未修正であるデー
タを読み出すときには、書込まれたデータの誤り訂正検
出を行わずそのまま出力する。以上の動作により、部分
書込みのメモリアクセス時間を短縮し、かつ回路が簡単
でメモリチップ数を少なくすることができる。
タを読み出すときには、書込まれたデータの誤り訂正検
出を行わずそのまま出力する。以上の動作により、部分
書込みのメモリアクセス時間を短縮し、かつ回路が簡単
でメモリチップ数を少なくすることができる。
本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例部分書込み装置のブロック構成図で
ある。第１図において、部分書込み装置は、主記憶装置
３０を備える。主記憶装置３０は、図外の中央処理装置
１０からメモリアクセス要求信号ＭＥＭＡ、０〜７ビツ
トの書込み指示信号ＷＬＬ、８〜１５ビツトの書込み指
示信号ＷＬＨ１１６〜２３ビットの書込み指示信号ＷＨ
Ｌおよび２４〜３１ビツトの書込み指示信号ＷＨＨを信
号線を介して入力し、またアドレスＩＡＤ、０〜７ビツ
トのデータ線ＤＬＬＤ、８〜１５ビットのデータ線ＤＬ
ＨＤ、１６〜２３ビットのデータ線ＤＨＬＤおよび２４
〜３１ヒツトのデータ線ＤＨＨＤを介してアドレス信号
およびデータを入力する制御回路３１と、記憶部３５と
を含む、記憶部３５は、制御回路３１から制御信号線１
１を介して制御信号を入力し、アドレス線１２を介して
アドレス信号を入力し、またデータ線１コを介してデー
タを入出力する３２ビット１語長のデータを格納するデ
ータ部３２と、制御信号’ｓｅｔを介して制御信号を入
力し、アドレス線Ｊ。
図は本発明一実施例部分書込み装置のブロック構成図で
ある。第１図において、部分書込み装置は、主記憶装置
３０を備える。主記憶装置３０は、図外の中央処理装置
１０からメモリアクセス要求信号ＭＥＭＡ、０〜７ビツ
トの書込み指示信号ＷＬＬ、８〜１５ビツトの書込み指
示信号ＷＬＨ１１６〜２３ビットの書込み指示信号ＷＨ
Ｌおよび２４〜３１ビツトの書込み指示信号ＷＨＨを信
号線を介して入力し、またアドレスＩＡＤ、０〜７ビツ
トのデータ線ＤＬＬＤ、８〜１５ビットのデータ線ＤＬ
ＨＤ、１６〜２３ビットのデータ線ＤＨＬＤおよび２４
〜３１ヒツトのデータ線ＤＨＨＤを介してアドレス信号
およびデータを入力する制御回路３１と、記憶部３５と
を含む、記憶部３５は、制御回路３１から制御信号線１
１を介して制御信号を入力し、アドレス線１２を介して
アドレス信号を入力し、またデータ線１コを介してデー
タを入出力する３２ビット１語長のデータを格納するデ
ータ部３２と、制御信号’ｓｅｔを介して制御信号を入
力し、アドレス線Ｊ。
を介してアドレスを入力し、またデータ’ａｉａを介し
て検査ビットを入出力する各データに対応する７ビツト
の冗長検査ビットを格納する検査ビット部３３と、制御
回路３１から制御信号ｍｉｓを介して制御信号を入力し
、アドレス線Ｉ１２を介してアドレス信号を入力し、ま
たデータ線１６を介してデータを入力し各データに対応
して１ビツトのタグピットを格納するタグビット部３４
とを含む。
て検査ビットを入出力する各データに対応する７ビツト
の冗長検査ビットを格納する検査ビット部３３と、制御
回路３１から制御信号ｍｉｓを介して制御信号を入力し
、アドレス線Ｉ１２を介してアドレス信号を入力し、ま
たデータ線１６を介してデータを入力し各データに対応
して１ビツトのタグピットを格納するタグビット部３４
とを含む。
このような構成の部分書込み装置の動作について説明す
る。第２図は本発明の部分書込み装置の部分書込み動作
を示すフローチャートである。第１図および第２図にお
いて、いま０〜７ビツトの。
る。第２図は本発明の部分書込み装置の部分書込み動作
を示すフローチャートである。第１図および第２図にお
いて、いま０〜７ビツトの。
書込み指示信号ＷＬＬが「１」で、０〜７ビツトのデー
タ線ＤＬＬＤを介して部分書込みデータが入力され、ま
た書込み指示信号ＷＬＨ，Ｗ）ｔＬ、ＷＨＨはそれぞれ
ｒＯＪで、データ線ＤＬＨＤ、ＤＨＬＤＳＤＲＨＤは値
を保証しないものとすると、部分書込みであると判定す
る（■）。次に該当するアドレスのデータ部３２の０〜
７ビツトに部分書込みデータを書込み（■）、該当する
アドレスのタグビット部３４を「１」とする（■）。以
上で部分書込み動作を終了する。
タ線ＤＬＬＤを介して部分書込みデータが入力され、ま
た書込み指示信号ＷＬＨ，Ｗ）ｔＬ、ＷＨＨはそれぞれ
ｒＯＪで、データ線ＤＬＨＤ、ＤＨＬＤＳＤＲＨＤは値
を保証しないものとすると、部分書込みであると判定す
る（■）。次に該当するアドレスのデータ部３２の０〜
７ビツトに部分書込みデータを書込み（■）、該当する
アドレスのタグビット部３４を「１」とする（■）。以
上で部分書込み動作を終了する。
この状態、すなわち、タグピット部３４が「１」で、デ
ータ部３２のＯ〜７ビツトは新規に書込んだデータであ
りデータ部３２の８〜３１ビツトおよびこのアドレスの
検査ピント部３３の７ビツトは前のデータが残っている
状態でデータを読み出すとデータの０〜３１ビツトに対
し冗長検査ビットのバタンか正しくないため本来ならエ
ラーとなる。しかし、タグビット部３４が「１」となっ
ているために、このアドレスに対するデータはチェック
されずに３２ビット読み出しデータを中央処理装置ｌＯ
に返送する。
ータ部３２のＯ〜７ビツトは新規に書込んだデータであ
りデータ部３２の８〜３１ビツトおよびこのアドレスの
検査ピント部３３の７ビツトは前のデータが残っている
状態でデータを読み出すとデータの０〜３１ビツトに対
し冗長検査ビットのバタンか正しくないため本来ならエ
ラーとなる。しかし、タグビット部３４が「１」となっ
ているために、このアドレスに対するデータはチェック
されずに３２ビット読み出しデータを中央処理装置ｌＯ
に返送する。
また、書込み指示信号ＷＬＬ、ＷＬＨＳＷＨＬ。
ＷＨＨがそれぞれ「１」であるとすると、全データの書
込みと判定しく■）、７ビツトの冗長検査ビットを生成
しく■）、記憶部３５にデータおよび冗長検査ビットを
書込み（■）、書込み動作を終了する０以上のように、
部分書込みか否かの判定を必要とし、タグビットを設定
するフェーズがあるが、第５図に示すフローチャートよ
りも短い時間で部分書込みが可能である。
込みと判定しく■）、７ビツトの冗長検査ビットを生成
しく■）、記憶部３５にデータおよび冗長検査ビットを
書込み（■）、書込み動作を終了する０以上のように、
部分書込みか否かの判定を必要とし、タグビットを設定
するフェーズがあるが、第５図に示すフローチャートよ
りも短い時間で部分書込みが可能である。
第３図は本発明の部分書込み装置のリフレッシュ動作を
示すフローチャートである。第１図および第３図におい
て、リフレッシュカウンタのアドレスの内容を読み（■
）、該当するアドレスのタグビット部３４が「１」であ
れば（＠）、該当するアドレスのデータ部３２のθ〜３
１ビットのデータの冗長検査ビットを生成し検査ビット
部３３に書込み（０）、タグビット部３４にｒＯＪを書
込み（０）、リフレッシュ動作を終了する。
示すフローチャートである。第１図および第３図におい
て、リフレッシュカウンタのアドレスの内容を読み（■
）、該当するアドレスのタグビット部３４が「１」であ
れば（＠）、該当するアドレスのデータ部３２のθ〜３
１ビットのデータの冗長検査ビットを生成し検査ビット
部３３に書込み（０）、タグビット部３４にｒＯＪを書
込み（０）、リフレッシュ動作を終了する。
また、タグビット部３４が「１」でなければ（＠）、２
ビツトのエラーがあるか判断し２ビツトのエラーがない
場合に（■）、１ビ、トのエラーもなければ（＠）、読
み出したアドレスの内容をそのまま記憶部３５に書込み
（Ｏ）、リフレッシュ動作を終了する。
ビツトのエラーがあるか判断し２ビツトのエラーがない
場合に（■）、１ビ、トのエラーもなければ（＠）、読
み出したアドレスの内容をそのまま記憶部３５に書込み
（Ｏ）、リフレッシュ動作を終了する。
１ビツトのエラーがあれば（＠） 、データを訂正し記
憶部３５に書込み（［相］）、リフレッシュ動作を終了
する。
憶部３５に書込み（［相］）、リフレッシュ動作を終了
する。
さらに、２ビツトのエラーがあれば（０）、中央処理装
置１０に障害報告をしく［相］）、リフレッシュ動作を
終了する。
置１０に障害報告をしく［相］）、リフレッシュ動作を
終了する。
このリフレッシュカウンタの値は制御回路３１が制御す
る全アドレス領域骨あって、ダイナミックラム（ＤＲＡ
Ｍ）のリフレッシュ動作時のロウアドレス分はこのカウ
ンタの下のビットを用いる。
る全アドレス領域骨あって、ダイナミックラム（ＤＲＡ
Ｍ）のリフレッシュ動作時のロウアドレス分はこのカウ
ンタの下のビットを用いる。
このためもしロウアドレスが８ビツト必要でリフレッシ
ュ周期２ｎｓ以下の素子を用いてＩ Ｈｏｒｄ分の主記
憶装置を構成するとＩ ＭＷｏｒｄは２０ビツトである
から、訂正の周期は ２”＋２” Ｘ２Ｘ１０弓秒−８秒 となり、部分書込みから最悪８秒経過すれば冗長検査ピ
ントを修正するため１ビット誤り検出、２ビット誤り訂
正が可能となる。
ュ周期２ｎｓ以下の素子を用いてＩ Ｈｏｒｄ分の主記
憶装置を構成するとＩ ＭＷｏｒｄは２０ビツトである
から、訂正の周期は ２”＋２” Ｘ２Ｘ１０弓秒−８秒 となり、部分書込みから最悪８秒経過すれば冗長検査ピ
ントを修正するため１ビット誤り検出、２ビット誤り訂
正が可能となる。
以上説明したように、本発明は、１ビツトの部分書込み
タグビットを追加することにより、部分書込みを高速に
実現できる優れた効果がある。また、本発明の方式によ
れば、ハードウェアを小規模にすることができる。
タグビットを追加することにより、部分書込みを高速に
実現できる優れた効果がある。また、本発明の方式によ
れば、ハードウェアを小規模にすることができる。
第１図は本発明一実施例部分書込み装置のブロック構成
図。 第２図は本発明の部分書込み装置の部分書込み動作を示
すフローチャート。 第３図は本発明の部分書込み装置のリフレッシュ動作を
示すフローチャート。 第４図は従来例の部分書込み装置のブロック構成図。 第５図は従来例の部分書込み装置の部分書込み動作を示
すフローチャート。 第６図は他の従来例の部分書込み装置のブロック構成図
。 第７図は他の従来例の部分書込み装置の部分書込み動作
を示すフローチャート。 第８図は情報処理装置のブロック構成図。 ｌＯ・・・中央処理装置、２０．３０．４０．５０・・
・主記憶装置、３１．４１．５１・・・制御回路、３２
．４２．５２１〜５２４・・・データ部、３３．４３．
５３．〜５３３・・・検査ビット部、３４・・・タグピ
ット部、３５．４５．５５・・・記憶部、ＡＤ、１２・
・・アドレス線、ＤＬＬＤ・・・０〜７ビツトのデータ
線、ＤＬＨＤ・・・８〜１５ビツトのデータ線、ＤＨＬ
Ｄ・・・１６〜２３ビツトのデータ線、ＤＨＨＤ・・
・２４〜３１ビツトのデータ線、ＭＥＭＡ・・・メモリ
アクセス要求信号、ＷＬＬ・・・θ〜７ビツト書込み指
示信号、ＷＬＨ・・・８〜１５ビット書込み指示信号、
ＷＨＬ・・・１６〜２３ビット書込み指示信号、ＷＨＨ
・・・２４〜３１ビット書込み指示信号、ｆ、 、ｌ、
・・・制御信号線、ｌ、 、４１． 、Ｉｌ、・・・デ
ータ線。 特許出願人 日本電気株式会社。 代理人 弁理士 井 出 直 孝 第 １ 図 実施例 実施例部分書込みフローチャート 第２図 実施例リフレッシュ時フローチャート 第３図 第 ４ 図 従来例 従来例フローチャート 第５図 他の従来例フローチャート 第７図
図。 第２図は本発明の部分書込み装置の部分書込み動作を示
すフローチャート。 第３図は本発明の部分書込み装置のリフレッシュ動作を
示すフローチャート。 第４図は従来例の部分書込み装置のブロック構成図。 第５図は従来例の部分書込み装置の部分書込み動作を示
すフローチャート。 第６図は他の従来例の部分書込み装置のブロック構成図
。 第７図は他の従来例の部分書込み装置の部分書込み動作
を示すフローチャート。 第８図は情報処理装置のブロック構成図。 ｌＯ・・・中央処理装置、２０．３０．４０．５０・・
・主記憶装置、３１．４１．５１・・・制御回路、３２
．４２．５２１〜５２４・・・データ部、３３．４３．
５３．〜５３３・・・検査ビット部、３４・・・タグピ
ット部、３５．４５．５５・・・記憶部、ＡＤ、１２・
・・アドレス線、ＤＬＬＤ・・・０〜７ビツトのデータ
線、ＤＬＨＤ・・・８〜１５ビツトのデータ線、ＤＨＬ
Ｄ・・・１６〜２３ビツトのデータ線、ＤＨＨＤ・・
・２４〜３１ビツトのデータ線、ＭＥＭＡ・・・メモリ
アクセス要求信号、ＷＬＬ・・・θ〜７ビツト書込み指
示信号、ＷＬＨ・・・８〜１５ビット書込み指示信号、
ＷＨＬ・・・１６〜２３ビット書込み指示信号、ＷＨＨ
・・・２４〜３１ビット書込み指示信号、ｆ、 、ｌ、
・・・制御信号線、ｌ、 、４１． 、Ｉｌ、・・・デ
ータ線。 特許出願人 日本電気株式会社。 代理人 弁理士 井 出 直 孝 第 １ 図 実施例 実施例部分書込みフローチャート 第２図 実施例リフレッシュ時フローチャート 第３図 第 ４ 図 従来例 従来例フローチャート 第５図 他の従来例フローチャート 第７図
Claims (1)
- （１）記憶部の該当するアドレスに誤り訂正検出用の冗
長検査ビットが付加されて書込まれたデータに部分書込
みを行う情報処理装置の部分書込み方式において、 上記該当するアドレスに書込まれたデータに上記部分書
込みデータを上記冗長検査ビットの修正を保留して書込
むとともに、各アドレスに対応して上記記憶部に設けら
れたタグビットに上記冗長検査ビットが未修正であるこ
とを示し、 所定周期のリフレッシュ時にこのタグビットが上記冗長
検査ビットが未修正であることを示すときには上記冗長
検査ビットを書込まれたデータに応じて修正する ことを特徴とする部分書込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067089A JPS63231553A (ja) | 1987-03-19 | 1987-03-19 | 部分書込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62067089A JPS63231553A (ja) | 1987-03-19 | 1987-03-19 | 部分書込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63231553A true JPS63231553A (ja) | 1988-09-27 |
Family
ID=13334808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62067089A Pending JPS63231553A (ja) | 1987-03-19 | 1987-03-19 | 部分書込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63231553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007133986A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体記憶装置 |
| US8245110B2 (en) | 2006-01-31 | 2012-08-14 | Fujitsu Limited | Error correcting code generation method and memory control apparatus |
-
1987
- 1987-03-19 JP JP62067089A patent/JPS63231553A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007133986A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体記憶装置 |
| US8245110B2 (en) | 2006-01-31 | 2012-08-14 | Fujitsu Limited | Error correcting code generation method and memory control apparatus |
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