JPS63231553A - 部分書込み方式 - Google Patents
部分書込み方式Info
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- JPS63231553A JPS63231553A JP62067089A JP6708987A JPS63231553A JP S63231553 A JPS63231553 A JP S63231553A JP 62067089 A JP62067089 A JP 62067089A JP 6708987 A JP6708987 A JP 6708987A JP S63231553 A JPS63231553 A JP S63231553A
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- 238000001514 detection method Methods 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 8
- 230000010365 information processing Effects 0.000 claims description 6
- 238000012986 modification Methods 0.000 claims 1
- 230000004048 modification Effects 0.000 claims 1
- 238000007689 inspection Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- AGJBKFAPBKOEGA-UHFFFAOYSA-M 2-methoxyethylmercury(1+);acetate Chemical compound COCC[Hg]OC(C)=O AGJBKFAPBKOEGA-UHFFFAOYSA-M 0.000 description 3
- 101100190537 Homo sapiens PNN gene Proteins 0.000 description 3
- 102100038374 Pinin Human genes 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置の部分書込み方式に関する。特
に、読み出しデータの誤り検出訂正手段付きの主記憶装
置に関するものである。
に、読み出しデータの誤り検出訂正手段付きの主記憶装
置に関するものである。
本発明は情報処理装置の部分書込み方式において、
誤り訂正検出用の冗長検査ビットの他にタグビットを設
け、部分書込、みを行ったときは冗長検査ビットは修正
せずにタグビットに冗長検査ビットが未修正であること
を示しておき、タグビットの表示が未修正の場合には所
定周期で行われるリフレッシュ時に冗長検査ビットを修
正することにより・ 部分書込みのメモリアクセス時間を短縮し、かつ回路が
簡単でメ・モリチップ数が少なくなるようにしたもので
ある。
け、部分書込、みを行ったときは冗長検査ビットは修正
せずにタグビットに冗長検査ビットが未修正であること
を示しておき、タグビットの表示が未修正の場合には所
定周期で行われるリフレッシュ時に冗長検査ビットを修
正することにより・ 部分書込みのメモリアクセス時間を短縮し、かつ回路が
簡単でメ・モリチップ数が少なくなるようにしたもので
ある。
第8図は情報処理装置のブロック構成図である。
第8図において、10は中央処理装置および20は主記
憶装置であり、32ビツト1語長である。MEMAはメ
モリアクセス要求信号、ADはアドレス線、WLLはO
〜7ビツトの書込み指示信号、WLHは8〜15ビツト
の書込み指示信号、WHLは16〜23ビツトの書込み
指示信号、WHHは24〜31ビツトの書込み指示信号
、DLLDはO〜7ビツトのデータ線、DLHDは8〜
15ビツトのデータ線、DHLDは16〜23ビツトの
データ線およびDHHDは24〜31ビツトのデータ線
である。
憶装置であり、32ビツト1語長である。MEMAはメ
モリアクセス要求信号、ADはアドレス線、WLLはO
〜7ビツトの書込み指示信号、WLHは8〜15ビツト
の書込み指示信号、WHLは16〜23ビツトの書込み
指示信号、WHHは24〜31ビツトの書込み指示信号
、DLLDはO〜7ビツトのデータ線、DLHDは8〜
15ビツトのデータ線、DHLDは16〜23ビツトの
データ線およびDHHDは24〜31ビツトのデータ線
である。
中央処理装置10から各アドレスで8ビツトごとに部分
的に書込み要求ができる。たとえばO〜7ビツトのみ書
込むときはθ〜7ビツトの書込み指示信号WLLが「1
」で書込み信号WLH,WHL、WH)(は「0」とす
る。同様に8〜15ビツトのときは書込み信号WHLが
「1」となる。1語長書込みの場合には、書込み信号W
LL、WLH1WHL、WHHすべてが「1」となる。
的に書込み要求ができる。たとえばO〜7ビツトのみ書
込むときはθ〜7ビツトの書込み指示信号WLLが「1
」で書込み信号WLH,WHL、WH)(は「0」とす
る。同様に8〜15ビツトのときは書込み信号WHLが
「1」となる。1語長書込みの場合には、書込み信号W
LL、WLH1WHL、WHHすべてが「1」となる。
従来、部分書込み装置は、32ビツト1語長のビット巾
で1ビット誤り訂正2ビット誤り検出を行うには7ビツ
トのチェック用ビットを付加するが、このような主記憶
装置20に対し8ビツトの部分書込みを行う場合には、
一度32ビットデータを読み出し前の24ビツトに新し
い8ビツトデータを合わせて32ビツトの書込みを行っ
ていた。
で1ビット誤り訂正2ビット誤り検出を行うには7ビツ
トのチェック用ビットを付加するが、このような主記憶
装置20に対し8ビツトの部分書込みを行う場合には、
一度32ビットデータを読み出し前の24ビツトに新し
い8ビツトデータを合わせて32ビツトの書込みを行っ
ていた。
第4図は従来例の部分書込み装置のブロック構成図であ
る。第5図は従来例の部分書込み装置の部分書込み動作
を示すフローチャートである。第4図および第5図にお
いて、いま0〜7ビツトの書込み指示信号WLLが「1
」で、書込みデータが0〜7ビツトのデータ線DLLD
を介して入力されたとすると、制御回路41は32ビッ
ト書込みか、部分書込みかを判定して部分書込みである
と判定したら(■)、該当するアドレスからデータ部4
2のデータを読み(0)、読み出したデータの0〜7ビ
ツトにデータ線DLLD上のデータを埋めこんで32ビ
ツトのデータをつくり(0)、それに冗長検査ビットの
7ビツトを新しく生成して付加しく0)、データ部42
および検査ビット部43に書込む(■)。
る。第5図は従来例の部分書込み装置の部分書込み動作
を示すフローチャートである。第4図および第5図にお
いて、いま0〜7ビツトの書込み指示信号WLLが「1
」で、書込みデータが0〜7ビツトのデータ線DLLD
を介して入力されたとすると、制御回路41は32ビッ
ト書込みか、部分書込みかを判定して部分書込みである
と判定したら(■)、該当するアドレスからデータ部4
2のデータを読み(0)、読み出したデータの0〜7ビ
ツトにデータ線DLLD上のデータを埋めこんで32ビ
ツトのデータをつくり(0)、それに冗長検査ビットの
7ビツトを新しく生成して付加しく0)、データ部42
および検査ビット部43に書込む(■)。
第6図は他の従来例の部分書込み装置のブロック構成図
である。第7図は他の従来例の部分書込み装置の部分書
込み動作を示すフローチャートである。第6図および第
7図は8ビツトの部分書込みを行えるようにするために
8ビツトごとに冗長検査ビットを付加する方式である。
である。第7図は他の従来例の部分書込み装置の部分書
込み動作を示すフローチャートである。第6図および第
7図は8ビツトの部分書込みを行えるようにするために
8ビツトごとに冗長検査ビットを付加する方式である。
第7図に示すように、第4図に比較して部分書込みか否
かの判定および読み出しのフェーズが不要であり少ない
時間で8ピント書込みが可能である。しかし、第6図に
示すように、8ビツトのデータ部521〜524および
5ビツトの検査ビット部53.〜534から構成され、
32ビツトのデータに対して52ビツト巾の記憶部が必
要である。
かの判定および読み出しのフェーズが不要であり少ない
時間で8ピント書込みが可能である。しかし、第6図に
示すように、8ビツトのデータ部521〜524および
5ビツトの検査ビット部53.〜534から構成され、
32ビツトのデータに対して52ビツト巾の記憶部が必
要である。
しかし、このような従来例の部分書込み方式では、32
ビツトに対し7ビツトの冗長検査ビットを付加した記憶
部構成で、部分書込み時に該当するアドレスを読み出し
た後に書込み部分以外の24ビツトと書込む8ビツトを
合わせて新しい32ビツトデータとし、その新しい32
ビツトデータに7ビツトの冗長検査ビットを作成してメ
モリに書込んでいたので、−回の部分書込みが、読み出
し動作と書込み動作とを必要とし、回路も複雑で時間を
要した。
ビツトに対し7ビツトの冗長検査ビットを付加した記憶
部構成で、部分書込み時に該当するアドレスを読み出し
た後に書込み部分以外の24ビツトと書込む8ビツトを
合わせて新しい32ビツトデータとし、その新しい32
ビツトデータに7ビツトの冗長検査ビットを作成してメ
モリに書込んでいたので、−回の部分書込みが、読み出
し動作と書込み動作とを必要とし、回路も複雑で時間を
要した。
また、最小の書込み単位ごとに冗長検査ビットを付加す
る方式は、たとえば最小の部分書込み単位が8ビツトで
あると、5ビツトのチェックビットを必要とし、メモリ
チップの必要数が増大する欠点があった。
る方式は、たとえば最小の部分書込み単位が8ビツトで
あると、5ビツトのチェックビットを必要とし、メモリ
チップの必要数が増大する欠点があった。
本発明は上記の欠点を解決するもので、部分書込みのメ
モリアクセス時間を短縮し、かつ回路が簡単でメモリチ
ップ数の少ない部分書込み装置を提供することを目的と
する。
モリアクセス時間を短縮し、かつ回路が簡単でメモリチ
ップ数の少ない部分書込み装置を提供することを目的と
する。
本発明は、記憶部の該当するアドレスに誤り訂正検出用
の冗長検査ビットが付加されて書込まれたデータに部分
書込みを行う情報処理装置の部分書込み方式において、
上記該当するアドレスに書込まれたデータに上記部分書
込みデータを上記冗長検査ビットの修正を保留して書込
むとともに、各アドレスに対応して上記記憶部に設けら
れたタグピットに上記冗長検査ビットが未修正であるこ
とを示し、所定周期のリフレッシュ時にこのタグピット
が上記冗長検査ビットが未修正であることを示すときに
は上記冗長検査ビットを書込まれたデータに応じて修正
することを特徴とする。
の冗長検査ビットが付加されて書込まれたデータに部分
書込みを行う情報処理装置の部分書込み方式において、
上記該当するアドレスに書込まれたデータに上記部分書
込みデータを上記冗長検査ビットの修正を保留して書込
むとともに、各アドレスに対応して上記記憶部に設けら
れたタグピットに上記冗長検査ビットが未修正であるこ
とを示し、所定周期のリフレッシュ時にこのタグピット
が上記冗長検査ビットが未修正であることを示すときに
は上記冗長検査ビットを書込まれたデータに応じて修正
することを特徴とする。
中央処理装置から部分書込み要求を入力した場合には該
当するアドレスに書込まれたデータの書込む部分に部分
書込゛みデータを書込み、冗長検査ビットはそのままで
各アドレスに対応して設けられた該当するタグビットに
冗長検査ビットが未修正であることを示す。所定周期の
リフレッシュ時にタグピットが冗長検査ビットが未修正
であることを示す場合には、冗長検査ビットを対応する
アドレスに記憶されたデータに基づいて修正する。
当するアドレスに書込まれたデータの書込む部分に部分
書込゛みデータを書込み、冗長検査ビットはそのままで
各アドレスに対応して設けられた該当するタグビットに
冗長検査ビットが未修正であることを示す。所定周期の
リフレッシュ時にタグピットが冗長検査ビットが未修正
であることを示す場合には、冗長検査ビットを対応する
アドレスに記憶されたデータに基づいて修正する。
偶然にタグピットが冗長検査ビットが未修正であるデー
タを読み出すときには、書込まれたデータの誤り訂正検
出を行わずそのまま出力する。以上の動作により、部分
書込みのメモリアクセス時間を短縮し、かつ回路が簡単
でメモリチップ数を少なくすることができる。
タを読み出すときには、書込まれたデータの誤り訂正検
出を行わずそのまま出力する。以上の動作により、部分
書込みのメモリアクセス時間を短縮し、かつ回路が簡単
でメモリチップ数を少なくすることができる。
本発明の実施例について図面を参照して説明する。第1
図は本発明一実施例部分書込み装置のブロック構成図で
ある。第1図において、部分書込み装置は、主記憶装置
30を備える。主記憶装置30は、図外の中央処理装置
10からメモリアクセス要求信号MEMA、0〜7ビツ
トの書込み指示信号WLL、8〜15ビツトの書込み指
示信号WLH116〜23ビットの書込み指示信号WH
Lおよび24〜31ビツトの書込み指示信号WHHを信
号線を介して入力し、またアドレスIAD、0〜7ビツ
トのデータ線DLLD、8〜15ビットのデータ線DL
HD、16〜23ビットのデータ線DHLDおよび24
〜31ヒツトのデータ線DHHDを介してアドレス信号
およびデータを入力する制御回路31と、記憶部35と
を含む、記憶部35は、制御回路31から制御信号線1
1を介して制御信号を入力し、アドレス線12を介して
アドレス信号を入力し、またデータ線1コを介してデー
タを入出力する32ビット1語長のデータを格納するデ
ータ部32と、制御信号’setを介して制御信号を入
力し、アドレス線J。
図は本発明一実施例部分書込み装置のブロック構成図で
ある。第1図において、部分書込み装置は、主記憶装置
30を備える。主記憶装置30は、図外の中央処理装置
10からメモリアクセス要求信号MEMA、0〜7ビツ
トの書込み指示信号WLL、8〜15ビツトの書込み指
示信号WLH116〜23ビットの書込み指示信号WH
Lおよび24〜31ビツトの書込み指示信号WHHを信
号線を介して入力し、またアドレスIAD、0〜7ビツ
トのデータ線DLLD、8〜15ビットのデータ線DL
HD、16〜23ビットのデータ線DHLDおよび24
〜31ヒツトのデータ線DHHDを介してアドレス信号
およびデータを入力する制御回路31と、記憶部35と
を含む、記憶部35は、制御回路31から制御信号線1
1を介して制御信号を入力し、アドレス線12を介して
アドレス信号を入力し、またデータ線1コを介してデー
タを入出力する32ビット1語長のデータを格納するデ
ータ部32と、制御信号’setを介して制御信号を入
力し、アドレス線J。
を介してアドレスを入力し、またデータ’aiaを介し
て検査ビットを入出力する各データに対応する7ビツト
の冗長検査ビットを格納する検査ビット部33と、制御
回路31から制御信号misを介して制御信号を入力し
、アドレス線I12を介してアドレス信号を入力し、ま
たデータ線16を介してデータを入力し各データに対応
して1ビツトのタグピットを格納するタグビット部34
とを含む。
て検査ビットを入出力する各データに対応する7ビツト
の冗長検査ビットを格納する検査ビット部33と、制御
回路31から制御信号misを介して制御信号を入力し
、アドレス線I12を介してアドレス信号を入力し、ま
たデータ線16を介してデータを入力し各データに対応
して1ビツトのタグピットを格納するタグビット部34
とを含む。
このような構成の部分書込み装置の動作について説明す
る。第2図は本発明の部分書込み装置の部分書込み動作
を示すフローチャートである。第1図および第2図にお
いて、いま0〜7ビツトの。
る。第2図は本発明の部分書込み装置の部分書込み動作
を示すフローチャートである。第1図および第2図にお
いて、いま0〜7ビツトの。
書込み指示信号WLLが「1」で、0〜7ビツトのデー
タ線DLLDを介して部分書込みデータが入力され、ま
た書込み指示信号WLH,W)tL、WHHはそれぞれ
rOJで、データ線DLHD、DHLDSDRHDは値
を保証しないものとすると、部分書込みであると判定す
る(■)。次に該当するアドレスのデータ部32の0〜
7ビツトに部分書込みデータを書込み(■)、該当する
アドレスのタグビット部34を「1」とする(■)。以
上で部分書込み動作を終了する。
タ線DLLDを介して部分書込みデータが入力され、ま
た書込み指示信号WLH,W)tL、WHHはそれぞれ
rOJで、データ線DLHD、DHLDSDRHDは値
を保証しないものとすると、部分書込みであると判定す
る(■)。次に該当するアドレスのデータ部32の0〜
7ビツトに部分書込みデータを書込み(■)、該当する
アドレスのタグビット部34を「1」とする(■)。以
上で部分書込み動作を終了する。
この状態、すなわち、タグピット部34が「1」で、デ
ータ部32のO〜7ビツトは新規に書込んだデータであ
りデータ部32の8〜31ビツトおよびこのアドレスの
検査ピント部33の7ビツトは前のデータが残っている
状態でデータを読み出すとデータの0〜31ビツトに対
し冗長検査ビットのバタンか正しくないため本来ならエ
ラーとなる。しかし、タグビット部34が「1」となっ
ているために、このアドレスに対するデータはチェック
されずに32ビット読み出しデータを中央処理装置lO
に返送する。
ータ部32のO〜7ビツトは新規に書込んだデータであ
りデータ部32の8〜31ビツトおよびこのアドレスの
検査ピント部33の7ビツトは前のデータが残っている
状態でデータを読み出すとデータの0〜31ビツトに対
し冗長検査ビットのバタンか正しくないため本来ならエ
ラーとなる。しかし、タグビット部34が「1」となっ
ているために、このアドレスに対するデータはチェック
されずに32ビット読み出しデータを中央処理装置lO
に返送する。
また、書込み指示信号WLL、WLHSWHL。
WHHがそれぞれ「1」であるとすると、全データの書
込みと判定しく■)、7ビツトの冗長検査ビットを生成
しく■)、記憶部35にデータおよび冗長検査ビットを
書込み(■)、書込み動作を終了する0以上のように、
部分書込みか否かの判定を必要とし、タグビットを設定
するフェーズがあるが、第5図に示すフローチャートよ
りも短い時間で部分書込みが可能である。
込みと判定しく■)、7ビツトの冗長検査ビットを生成
しく■)、記憶部35にデータおよび冗長検査ビットを
書込み(■)、書込み動作を終了する0以上のように、
部分書込みか否かの判定を必要とし、タグビットを設定
するフェーズがあるが、第5図に示すフローチャートよ
りも短い時間で部分書込みが可能である。
第3図は本発明の部分書込み装置のリフレッシュ動作を
示すフローチャートである。第1図および第3図におい
て、リフレッシュカウンタのアドレスの内容を読み(■
)、該当するアドレスのタグビット部34が「1」であ
れば(@)、該当するアドレスのデータ部32のθ〜3
1ビットのデータの冗長検査ビットを生成し検査ビット
部33に書込み(0)、タグビット部34にrOJを書
込み(0)、リフレッシュ動作を終了する。
示すフローチャートである。第1図および第3図におい
て、リフレッシュカウンタのアドレスの内容を読み(■
)、該当するアドレスのタグビット部34が「1」であ
れば(@)、該当するアドレスのデータ部32のθ〜3
1ビットのデータの冗長検査ビットを生成し検査ビット
部33に書込み(0)、タグビット部34にrOJを書
込み(0)、リフレッシュ動作を終了する。
また、タグビット部34が「1」でなければ(@)、2
ビツトのエラーがあるか判断し2ビツトのエラーがない
場合に(■)、1ビ、トのエラーもなければ(@)、読
み出したアドレスの内容をそのまま記憶部35に書込み
(O)、リフレッシュ動作を終了する。
ビツトのエラーがあるか判断し2ビツトのエラーがない
場合に(■)、1ビ、トのエラーもなければ(@)、読
み出したアドレスの内容をそのまま記憶部35に書込み
(O)、リフレッシュ動作を終了する。
1ビツトのエラーがあれば(@) 、データを訂正し記
憶部35に書込み([相])、リフレッシュ動作を終了
する。
憶部35に書込み([相])、リフレッシュ動作を終了
する。
さらに、2ビツトのエラーがあれば(0)、中央処理装
置10に障害報告をしく[相])、リフレッシュ動作を
終了する。
置10に障害報告をしく[相])、リフレッシュ動作を
終了する。
このリフレッシュカウンタの値は制御回路31が制御す
る全アドレス領域骨あって、ダイナミックラム(DRA
M)のリフレッシュ動作時のロウアドレス分はこのカウ
ンタの下のビットを用いる。
る全アドレス領域骨あって、ダイナミックラム(DRA
M)のリフレッシュ動作時のロウアドレス分はこのカウ
ンタの下のビットを用いる。
このためもしロウアドレスが8ビツト必要でリフレッシ
ュ周期2ns以下の素子を用いてI Hord分の主記
憶装置を構成するとI MWordは20ビツトである
から、訂正の周期は 2”+2” X2X10弓秒−8秒 となり、部分書込みから最悪8秒経過すれば冗長検査ピ
ントを修正するため1ビット誤り検出、2ビット誤り訂
正が可能となる。
ュ周期2ns以下の素子を用いてI Hord分の主記
憶装置を構成するとI MWordは20ビツトである
から、訂正の周期は 2”+2” X2X10弓秒−8秒 となり、部分書込みから最悪8秒経過すれば冗長検査ピ
ントを修正するため1ビット誤り検出、2ビット誤り訂
正が可能となる。
以上説明したように、本発明は、1ビツトの部分書込み
タグビットを追加することにより、部分書込みを高速に
実現できる優れた効果がある。また、本発明の方式によ
れば、ハードウェアを小規模にすることができる。
タグビットを追加することにより、部分書込みを高速に
実現できる優れた効果がある。また、本発明の方式によ
れば、ハードウェアを小規模にすることができる。
第1図は本発明一実施例部分書込み装置のブロック構成
図。 第2図は本発明の部分書込み装置の部分書込み動作を示
すフローチャート。 第3図は本発明の部分書込み装置のリフレッシュ動作を
示すフローチャート。 第4図は従来例の部分書込み装置のブロック構成図。 第5図は従来例の部分書込み装置の部分書込み動作を示
すフローチャート。 第6図は他の従来例の部分書込み装置のブロック構成図
。 第7図は他の従来例の部分書込み装置の部分書込み動作
を示すフローチャート。 第8図は情報処理装置のブロック構成図。 lO・・・中央処理装置、20.30.40.50・・
・主記憶装置、31.41.51・・・制御回路、32
.42.521〜524・・・データ部、33.43.
53.〜533・・・検査ビット部、34・・・タグピ
ット部、35.45.55・・・記憶部、AD、12・
・・アドレス線、DLLD・・・0〜7ビツトのデータ
線、DLHD・・・8〜15ビツトのデータ線、DHL
D・・・16〜23ビツトのデータ線、DHHD・・
・24〜31ビツトのデータ線、MEMA・・・メモリ
アクセス要求信号、WLL・・・θ〜7ビツト書込み指
示信号、WLH・・・8〜15ビット書込み指示信号、
WHL・・・16〜23ビット書込み指示信号、WHH
・・・24〜31ビット書込み指示信号、f、 、l、
・・・制御信号線、l、 、41. 、Il、・・・デ
ータ線。 特許出願人 日本電気株式会社。 代理人 弁理士 井 出 直 孝 第 1 図 実施例 実施例部分書込みフローチャート 第2図 実施例リフレッシュ時フローチャート 第3図 第 4 図 従来例 従来例フローチャート 第5図 他の従来例フローチャート 第7図
図。 第2図は本発明の部分書込み装置の部分書込み動作を示
すフローチャート。 第3図は本発明の部分書込み装置のリフレッシュ動作を
示すフローチャート。 第4図は従来例の部分書込み装置のブロック構成図。 第5図は従来例の部分書込み装置の部分書込み動作を示
すフローチャート。 第6図は他の従来例の部分書込み装置のブロック構成図
。 第7図は他の従来例の部分書込み装置の部分書込み動作
を示すフローチャート。 第8図は情報処理装置のブロック構成図。 lO・・・中央処理装置、20.30.40.50・・
・主記憶装置、31.41.51・・・制御回路、32
.42.521〜524・・・データ部、33.43.
53.〜533・・・検査ビット部、34・・・タグピ
ット部、35.45.55・・・記憶部、AD、12・
・・アドレス線、DLLD・・・0〜7ビツトのデータ
線、DLHD・・・8〜15ビツトのデータ線、DHL
D・・・16〜23ビツトのデータ線、DHHD・・
・24〜31ビツトのデータ線、MEMA・・・メモリ
アクセス要求信号、WLL・・・θ〜7ビツト書込み指
示信号、WLH・・・8〜15ビット書込み指示信号、
WHL・・・16〜23ビット書込み指示信号、WHH
・・・24〜31ビット書込み指示信号、f、 、l、
・・・制御信号線、l、 、41. 、Il、・・・デ
ータ線。 特許出願人 日本電気株式会社。 代理人 弁理士 井 出 直 孝 第 1 図 実施例 実施例部分書込みフローチャート 第2図 実施例リフレッシュ時フローチャート 第3図 第 4 図 従来例 従来例フローチャート 第5図 他の従来例フローチャート 第7図
Claims (1)
- (1)記憶部の該当するアドレスに誤り訂正検出用の冗
長検査ビットが付加されて書込まれたデータに部分書込
みを行う情報処理装置の部分書込み方式において、 上記該当するアドレスに書込まれたデータに上記部分書
込みデータを上記冗長検査ビットの修正を保留して書込
むとともに、各アドレスに対応して上記記憶部に設けら
れたタグビットに上記冗長検査ビットが未修正であるこ
とを示し、 所定周期のリフレッシュ時にこのタグビットが上記冗長
検査ビットが未修正であることを示すときには上記冗長
検査ビットを書込まれたデータに応じて修正する ことを特徴とする部分書込み方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62067089A JPS63231553A (ja) | 1987-03-19 | 1987-03-19 | 部分書込み方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62067089A JPS63231553A (ja) | 1987-03-19 | 1987-03-19 | 部分書込み方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63231553A true JPS63231553A (ja) | 1988-09-27 |
Family
ID=13334808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62067089A Pending JPS63231553A (ja) | 1987-03-19 | 1987-03-19 | 部分書込み方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63231553A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007133986A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体記憶装置 |
US8245110B2 (en) | 2006-01-31 | 2012-08-14 | Fujitsu Limited | Error correcting code generation method and memory control apparatus |
-
1987
- 1987-03-19 JP JP62067089A patent/JPS63231553A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007133986A (ja) * | 2005-11-11 | 2007-05-31 | Nec Electronics Corp | 半導体記憶装置 |
US8245110B2 (en) | 2006-01-31 | 2012-08-14 | Fujitsu Limited | Error correcting code generation method and memory control apparatus |
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