KR940008715B1

KR940008715B1 - Dram의 리프레쉬 제어회로

Info

Publication number: KR940008715B1
Application number: KR1019870006731A
Authority: KR
Inventors: 이경섭
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1987-06-30
Filing date: 1987-06-30
Publication date: 1994-09-26
Also published as: KR890001089A

Abstract

내용 없음.

Description

DRAM의 리프레쉬 제어회로

첨부도면은 본 발명의 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

10,11 : 라이드라이브 20-28 : 논리게이트

30-32 : 플립플롭 40 : 카운터

50 : 다이내믹 탬

본 발명은 DRAM(Dynamic RAM)의 리프레쉬제어회로에 관한 것이다. 일반적으로, 널리 보급되어 있는 대부분의 퍼스널 컴퓨터는 DRAM을 리프레쉬시킬 때 타이머에서 일정시간마다 DMA(Direct Memory Access)에 리프레쉬를 요구하고, DMA는 이 요구에 따라 CPU(Central Processing Unit)에 대기신호인 웨이트(Wait)신호를 발생시킨 다음 리프레쉬를 한다. 이와같은 리프레쉬동작을 하는 종래의 회로로 인하여 CPU가 웨이트상태에 있게되므로 CPU의 데이터 처리 능률이 떨어지는 결점이 있었다.

따라서, 본 발명의 목적은 상기 결점을 해결하기 위해, CPU가 동작하는데 필요한 최소한 4사이클(T₁-T₄)중 시스템동작에 전혀 영향을 주지 않는 T₁, T₄사이클동안 리프레쉬를 하므로써 CPU를 웨이트상태로 있지 않게하여 컴퓨터의 데이터 처리능률을 향상시키는 DRAM의 리프레쉬 제어회로를 제공하는데 있다. 이하 첨부도면에 의거하여 본 발명의 실시예를 상세히 설명한다. 첨부도면은 본 발명의 회로도로서, 컴퓨터의 CPU를 통해 입출력되는 신호중 어드레스는 어드레스 버스를 통하여 주변회로와의 전송이 이루어지고, 데이터는 데이터버스를 통해서, 제어신호는 제어버스를 통해 전송이 이루어진다. 상기 어드레스버스를 통해 인가되는 어드레스(A₀-A₁₅)중 하위 8비트 어드레스(A₀-A₇)와 상위 9비트 어드레스(A₈-A₁₅)는 각각 라인 드라이브(10,11)를 거쳐 DRAM(50)의 어드레스 단자에 인가되고, 상기 DRAM(50)의 어드레스단자에는 또한 리프레쉬 어드레스를 만들어 인가되게 하는 카운터(40)의 출력단과 연결되어 있다. 상기 라인드라이브(10,11)는 각각 오아게이트(25,26)의 출력신호로 인에이블되는데, 각 오아게이트(25,26)의 한 입력단에는 어드레스선택신호

와 이를 반전 게이트(24)에 의해 반전시킨 신호가 각각 인가되고, 다른 입력단에는 사이클신호를 발생시키는 플릅플롭(31)의 출력신호가 인가된다.

그리고, DRAM(50)의 제어단자를 데이터기입제어단자에는 데이터기입제어신호

를, 열번지 기입단자에는 열번지제어신호

를, 행번지기입단자

에는 행번지제어신호

와 상기 플립플롭(31)의 반전출력단신호(ml)를 앤드게이트(28)에 의해 논리곱된 신호가 인가되고, 다른 행번지기입단자

에는 행번지제어신호

와 상기 신호(ml)를 앤드게이트(27)에 의해 논리곱된 신호가 인가된다. CPU에서 출력되는 신호로서 버스 콘트롤러(도시되어 있지 않음)에 인가되어 여러 제어신호를 출력되게 하는 제어신호

와 CPU의 동작여부를 결정해주는 제어신호

가 모두 하이레벨일때 하이신호를 플립플롭(30)의 입력단에 인가되게 앤드게이트(22,23)를 조합하고, 상기 플립플롭(30)은 반전게이트(21)를 통한 클럭(CLK)으로 동기되며, 순차연결된 플립플롭(31,32)은 클럭(CLK)으로 동기된다. 상기 플립플롭(30)은 그 출력신호를 다음의 플립플롭(31)의 압력단에 인가되고, 카운터(40)의 클리어단자에는 반전게이트(20)를 통하여 리세트신호(RESET)가 인가되며, 또한 플립플롭(31)의 반전출력단신호(ml)는 카운터(40)의 클럭 및 인에이블단자에 인가된다. 이와같은 구성을 갖는 본 발명의 DRAM 리프레쉬제어회로의 동작을 설명한다.

초기에 리세트신호(RESET)가 인가되면, 플립플롭(30-32)와 카운터(40)는 모두 클리어된다. 그리고, CPU의 클럭사이클중 T₃-T₄에서 CPU의 패시브(Passive)상태 즉

가 모두 하이레벨상태에서 플립플롭(30)의 출력단에는 상기 클럭 T₃의 폴링엣지(Falling Edge)일때 하이신호가 출력된다. 이는 클럭 T₄의 라이징 엣지(Rising Edge)를 찾기위한 신호로 T₄의 라이징엣지에서도

는 모두 하이레벨이나 명확하게 T₄의 라이징엣지를 찾기 위해 플립플롭(30)을 사용하였다.

상기 하이신호의 클럭을 입력한 플립플롭(31)에서는 두 출력단(Q,

)을 통해 일정시간 지연된 클럭을 출력하는데, 이 신호들은 서로 반전된 신호로서 클럭사이클 중 T₄의 라이징 엣지와 T₁의 라이징엣지에 있는 신호이다. 따라서, CPU의 동작에 전혀 영향을 주지않고 리프레쉬를 할수 있는 구간이다. 이때, 플립플롭(31)의 출력단(Q)신호는 오아게이트(25,26)를 통해 라이드라이브(10,11)에 인가되므로써 리프레쉬기간동안 라인 드라이브(10,11)를 하이 임피이던스 상태에 있게하여 어드레스 (A₀-A₁₅)가 DRAM(50)에 인가되지 않도록 한다. 또한, 플립플롭(31)의 반전출력단

신호는 카운터(40)를 인에이블 및 등기시켜 카운터(40)에서 계수값을 출력하여 DRAM(50)의 어드레스단자에 인가되게하고, 상기 신호의 라이징 엣지에서 카운터(4)의 내수계수값을 1증가하게 하며, 상기 신호는 또한 앤드게이트(27,28)를 통해 DRAM(50)의 행변지기 입단자에 인가되기 때문에 상기 플립플롭(31)의 반전출력단신호가 로우레벨일때 DRAM(50)을 리프레쉬시킨다. 즉, 상기 카운터(40)의 출력 어드레스를 1씩 증가하여 DRAM를 리프레쉬시킨다.

그리고, DRAM(50)에 인가되는 행, 열번지 제어신호

와 데이터기입제어신호

및 어드레스 선택신호

는 일반적인 컴퓨터시스템에 사용되는 필수신호로서 통상의 방법으로 신호를 발생시킨다.

이상과 같이 본 발명에 의하면 CPU의 동작과는 무관하게 DRAM을 리프레쉬하여 시스템의 데이터처리능률을 향상시키는 이점이 있다.

Claims

CPU에 의해 다이내믹 RAM을 리프레쉬시키는 메모리 리프레쉬 제어회로에 있어서, 하위 8비트 어드레스와 상위 8비트 어드레스는 각각 라인드라이브(10,11)를 거쳐 DRAM(50)에 인가되게 연결하고, CPU의 제어신호(
)를 인가하는 앤드게이트(22)의 출력신호는 CPU동작여부 결정신호
와 앤드게이트(23)에 의해 논리곱되어서 플립플롭(30)에 입력되게 연결되며, 상기 반전게이트(21)를 통해 클럭으로 동기되는, 플립플롭(30)과 순차연결된 플립플롭(31,32)은 시스템클럭으로 동기되게 연결하고, 상기 플립플롭(31)의 출력단신호와 어드레스선택신호
를 인가하여 조합하는 반전게이트(24)와 오아게이트(25,26)는 각 오아게이트의 출력신호로 리프레쉬기간중 라인드라이브(10,11)를 디스에이블되게 연결하며, 리세트신호(RESET)는 반전게이트(20)를 거쳐 플립플롭(30-32)의 리세트단자와 카운터(40)의 클리어단자에 인가되게 연결하고, 상기 플립플롭(31)의 반전출력단자
신호는 카운터(40)가 인에이블 및 동기되어 카운터업되게 함과 동시에 앤드게이트(27,28)에 인가되어 행번지제어신호
와 논리곱되어 DRAM(50)의 제어단자로 인가되게 연결하여서, 컴퓨터시스템의 통상의 제어신호가 DRAM(50)에 인가되어 클럭사이클(T₁-T₄)중 CPU의 동작에 무관한 클럭(T₄, T₁)기간에서 DRAM을 리프레쉬시키는 것을 특징으로 하는 DRAM의 리프레쉬제어회로.