JPS6338332A - ワ−ドスライスされた信号処理方法およびデジタル信号プロセッサ - Google Patents
ワ−ドスライスされた信号処理方法およびデジタル信号プロセッサInfo
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- JPS6338332A JPS6338332A JP62183232A JP18323287A JPS6338332A JP S6338332 A JPS6338332 A JP S6338332A JP 62183232 A JP62183232 A JP 62183232A JP 18323287 A JP18323287 A JP 18323287A JP S6338332 A JPS6338332 A JP S6338332A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は一般に変復調装置(モデム)のような、デー
タ伝送および受取システムにおけるワードスライスされ
た信号プロセッサに関するものであり、かつ特に短縮さ
れたワードスライスを用いる固定ワード長ディジタル信
号処理ユニットに関するものである。
タ伝送および受取システムにおけるワードスライスされ
た信号プロセッサに関するものであり、かつ特に短縮さ
れたワードスライスを用いる固定ワード長ディジタル信
号処理ユニットに関するものである。
発明の背景
専用ハードウェア信号プロセッサを用いて実現される時
間が不変のまたは高周波数のチャネルに対する中速度な
いし高速度データ伝送システムはディジタルフィルタリ
ングおよび最小−平均−二乗適合等化器アルゴリズム技
術を用いる。信号経路でディジタルシーケンスを表わす
のに必要とされる精度とフィルタ係数は同じものでない
かもしれない。たとえば、適合ノイズを受入れ可能にす
るために、従来の最小−平均−二乗適合等化器を用いる
ならば、横断等化器の係数は]6ビットの精度を有する
係数で更新されるべきである。この精度の要件に対処す
るために、従来のディジタル信号処理アーキテクチャは
計算を実行するために1、6 X 16ビットの乗算器
および32ビットのアキュムレータを必要とする。最新
化された係数の上位の8ビットのみがフィルタリングを
実施するために用いられるけれども、乗算器のワード長
は必要とされる最高精度により決定される。
間が不変のまたは高周波数のチャネルに対する中速度な
いし高速度データ伝送システムはディジタルフィルタリ
ングおよび最小−平均−二乗適合等化器アルゴリズム技
術を用いる。信号経路でディジタルシーケンスを表わす
のに必要とされる精度とフィルタ係数は同じものでない
かもしれない。たとえば、適合ノイズを受入れ可能にす
るために、従来の最小−平均−二乗適合等化器を用いる
ならば、横断等化器の係数は]6ビットの精度を有する
係数で更新されるべきである。この精度の要件に対処す
るために、従来のディジタル信号処理アーキテクチャは
計算を実行するために1、6 X 16ビットの乗算器
および32ビットのアキュムレータを必要とする。最新
化された係数の上位の8ビットのみがフィルタリングを
実施するために用いられるけれども、乗算器のワード長
は必要とされる最高精度により決定される。
今一つの具体例として、モデムデータ伝送システムのレ
シーバセクションはアナログフロントエンド、自動利得
制御、エコー消去、整合されたフィルタおよびプロセッ
サからなる。自動利得制御およびエコー消去か行なわれ
る前に、入力ディジタルデータを表わすために16ビッ
トが必要とされる。しかしながら、この段階で、8ビッ
ト係数はフィルタリング動作を行なうために用いられ得
る。従来のアーキテクチャは、使用される乗算器のワー
ド基が必要とされる最高精度により決定されるのでフィ
ルタリングを行なうのに16ビット乗算器を必要とする
。
シーバセクションはアナログフロントエンド、自動利得
制御、エコー消去、整合されたフィルタおよびプロセッ
サからなる。自動利得制御およびエコー消去か行なわれ
る前に、入力ディジタルデータを表わすために16ビッ
トが必要とされる。しかしながら、この段階で、8ビッ
ト係数はフィルタリング動作を行なうために用いられ得
る。従来のアーキテクチャは、使用される乗算器のワー
ド基が必要とされる最高精度により決定されるのでフィ
ルタリングを行なうのに16ビット乗算器を必要とする
。
下位のビットの不必要な記憶はアーキテクチャを具体化
する集積回路チップ−1−の余分のダイス区域を消費し
かつこれら過剰の下位のビットの処理の開時間ペナルテ
ィを引出す。たとえば、信号ニおける種々の周波数構成
要素により経験される減衰特性および伝播速度は一定で
はなく、伝送された信号において歪を生じる結果になる
。最初のトレーニング時間は、それが正味のデータスル
ープットを減じるので重要である。(たとえば「ディジ
タル、アナログ、およびデータ通信」、ウィリアム・シ
ンネマン著、レストン・パブリッシング・カンパニー、
1982年、148頁ないし152頁(Digital
、 Analog、and Data Communi
cation。
する集積回路チップ−1−の余分のダイス区域を消費し
かつこれら過剰の下位のビットの処理の開時間ペナルテ
ィを引出す。たとえば、信号ニおける種々の周波数構成
要素により経験される減衰特性および伝播速度は一定で
はなく、伝送された信号において歪を生じる結果になる
。最初のトレーニング時間は、それが正味のデータスル
ープットを減じるので重要である。(たとえば「ディジ
タル、アナログ、およびデータ通信」、ウィリアム・シ
ンネマン著、レストン・パブリッシング・カンパニー、
1982年、148頁ないし152頁(Digital
、 Analog、and Data Communi
cation。
by William Sinneman、 Re5t
on Publishing Company、 Rc
ston、 VA、 1982. I SBN 0
−8359−1301−5)を見られたい)。それゆえ
この発明の主な目的は所望のレベルの正確度を維持する
間ディジタル信号を表わしかつ処理するためにより短い
ワード基のハードウェアを用いるワードスライスされた
信号プロセッサを提供することである。この発明の別な
目的はアルゴリズムを処理する信号の実現のために必要
とされるチップ区域を減じることである。この発明の別
な目的は信号の適合等化のために処理時間を短くするよ
うに不必要な計算を消去しかつサイクル時間を減少する
ことである。
on Publishing Company、 Rc
ston、 VA、 1982. I SBN 0
−8359−1301−5)を見られたい)。それゆえ
この発明の主な目的は所望のレベルの正確度を維持する
間ディジタル信号を表わしかつ処理するためにより短い
ワード基のハードウェアを用いるワードスライスされた
信号プロセッサを提供することである。この発明の別な
目的はアルゴリズムを処理する信号の実現のために必要
とされるチップ区域を減じることである。この発明の別
な目的は信号の適合等化のために処理時間を短くするよ
うに不必要な計算を消去しかつサイクル時間を減少する
ことである。
発明の概要
ワード表示ディジタル信号は信号をより小さい部分に「
スライスする」ことおよび個々の部分を処理するとによ
り本発明に従って処理される。本発明のワードスライス
された方法を用いる信号プロセッサはより小さい容量の
レジスタ、乗算器およびアキュムレータを必要としかつ
したがって先行技術のディジタル信号プロセッサよりも
高速度で動作する。
スライスする」ことおよび個々の部分を処理するとによ
り本発明に従って処理される。本発明のワードスライス
された方法を用いる信号プロセッサはより小さい容量の
レジスタ、乗算器およびアキュムレータを必要としかつ
したがって先行技術のディジタル信号プロセッサよりも
高速度で動作する。
この発明は信号経路でディジタルシーケンスを表わすの
に必要とされるワードの精度がディジタルシーケンスを
処理するときに用いられる係数を表わすのに必要とされ
る精度と同じである必要がないので、特に中速度ないし
高速度電気通信の用途に適している。たとえば、16レ
ベルのm子什器を用いる方法においては、各レベルは4
ビットのワード基により表わされ得る。したがって、入
力シーケンスのワード基は4ビットより大きいものであ
る必要はない。
に必要とされるワードの精度がディジタルシーケンスを
処理するときに用いられる係数を表わすのに必要とされ
る精度と同じである必要がないので、特に中速度ないし
高速度電気通信の用途に適している。たとえば、16レ
ベルのm子什器を用いる方法においては、各レベルは4
ビットのワード基により表わされ得る。したがって、入
力シーケンスのワード基は4ビットより大きいものであ
る必要はない。
nビットワードスライスを用いると、本発明のプロセッ
サはディジタル信号処理を実施するためにnXnビット
の乗算器および2nビットのアキュムレータを用い得る
。2つのnビットスライスは最新化された係数を記憶す
るために用いられる。
サはディジタル信号処理を実施するためにnXnビット
の乗算器および2nビットのアキュムレータを用い得る
。2つのnビットスライスは最新化された係数を記憶す
るために用いられる。
例示の横断フィルタリング動作用途においては、最新化
された係数の」1位のスライスのみがフィルタリングを
実施ししかも適当な精度を提供するために用いられる必
要がある。
された係数の」1位のスライスのみがフィルタリングを
実施ししかも適当な精度を提供するために用いられる必
要がある。
ワードスライスディジタル信号プロセッサのアーキテク
チャが説明されさらに適合等化および自動利得制御に対
するプロセッサの数個の用途が提供される。
チャが説明されさらに適合等化および自動利得制御に対
するプロセッサの数個の用途が提供される。
好ましい実施例の説明
この発明は多様なディジタル信号の処理に適用可能であ
る一方、次の説明は適合等什器および自動利得制御のた
めのディジタル信号を処理する際のそれの使用によりこ
の発明を例示する。
る一方、次の説明は適合等什器および自動利得制御のた
めのディジタル信号を処理する際のそれの使用によりこ
の発明を例示する。
第1図はこの発明を用いるディジタル信号プロセッサ(
DSP)10のブロック図である。バス40がディジタ
ル信号プロセッサ10へおよびそこから信号を伝導する
ために用いられる。種々のデータ信号経路か第1図に示
されている一方、示されていないDSPIOの制御部分
から第1図に示されている要素への種々の制御信号経路
は、当業者によって認められるように、それらか従来通
りであるので示されていない。バス40は斜線マークお
よびそれに隣接する印“n″により第1図に示されてい
るように並列でn信号を搬送する多数導体バスである。
DSP)10のブロック図である。バス40がディジタ
ル信号プロセッサ10へおよびそこから信号を伝導する
ために用いられる。種々のデータ信号経路か第1図に示
されている一方、示されていないDSPIOの制御部分
から第1図に示されている要素への種々の制御信号経路
は、当業者によって認められるように、それらか従来通
りであるので示されていない。バス40は斜線マークお
よびそれに隣接する印“n″により第1図に示されてい
るように並列でn信号を搬送する多数導体バスである。
第1図に示されている他の信号経路は多数導体経路であ
りかつ斜線およびそれに隣接する経路が並列で伝導する
信号の数を示している印により示される。信号はバス4
0からシフトレジスタ50およびシフトレジスタ60へ
伝導されるかもしれない。これらのレジスタの各々はバ
ス40から受取られるnビット量を記憶しかつ選択的に
その内容を1ビット右ヘシフトするかもしれず、またそ
うでなければ、示されていないD S P 1.0の制
御部分からの右シフト制御信号の受信に依存するかもし
れない。信号はレジスタ50から乗算器(M)レジスタ
70へ伝導され、それは順にnXnビット乗算器80へ
と伝導される。
りかつ斜線およびそれに隣接する経路が並列で伝導する
信号の数を示している印により示される。信号はバス4
0からシフトレジスタ50およびシフトレジスタ60へ
伝導されるかもしれない。これらのレジスタの各々はバ
ス40から受取られるnビット量を記憶しかつ選択的に
その内容を1ビット右ヘシフトするかもしれず、またそ
うでなければ、示されていないD S P 1.0の制
御部分からの右シフト制御信号の受信に依存するかもし
れない。信号はレジスタ50から乗算器(M)レジスタ
70へ伝導され、それは順にnXnビット乗算器80へ
と伝導される。
信号はレジスタ60から(A)レジスタ90へ伝導され
、それはnXnビット乗算器80へ伝導される。乗算器
80はレジスタ70から受取られるnビット乗算器の2
nビットの積およびAレジスタ90から受取られるnビ
ットの被乗数を発生する。信号はまたAレジスタ90か
らマルチプレクサ(MUXI)100の第1の組の入力
端子の上位のn入力端子へ伝導される。第1の組の20
入力端子の下位のn端子は接地、すなわち0ボルトへ接
続される。マルチプレクサ]00は1組の2n出力端子
へ2n入力端子でレジスタ90から受取られた信号また
は第2の組の20入力端子でnXnビット乗算器80か
ら受取られた信号を選択的に伝導する。マルチプレクサ
100は示されていないDSPIOの制御部分から選択
制御信号を受取り、それは出力端子へ伝導されであろう
入力端子に与えられる信号の組を決定する。
、それはnXnビット乗算器80へ伝導される。乗算器
80はレジスタ70から受取られるnビット乗算器の2
nビットの積およびAレジスタ90から受取られるnビ
ットの被乗数を発生する。信号はまたAレジスタ90か
らマルチプレクサ(MUXI)100の第1の組の入力
端子の上位のn入力端子へ伝導される。第1の組の20
入力端子の下位のn端子は接地、すなわち0ボルトへ接
続される。マルチプレクサ]00は1組の2n出力端子
へ2n入力端子でレジスタ90から受取られた信号また
は第2の組の20入力端子でnXnビット乗算器80か
ら受取られた信号を選択的に伝導する。マルチプレクサ
100は示されていないDSPIOの制御部分から選択
制御信号を受取り、それは出力端子へ伝導されであろう
入力端子に与えられる信号の組を決定する。
MUXlooの出力端子で発生される2n信号は2nビ
ットシフトレジスタ]10へ伝導される。
ットシフトレジスタ]10へ伝導される。
シフトレジスタ]10はDSPIOの制御部分から受取
られたシフト制御信号の受信の際に、演算的にまたは論
理的に、左か右のいずれかへその内容をいずれの数のビ
ットを選択的にシフトしても構わない。
られたシフト制御信号の受信の際に、演算的にまたは論
理的に、左か右のいずれかへその内容をいずれの数のビ
ットを選択的にシフトしても構わない。
2nビットレジスタ110はマルチプレクサ(MUX3
)120の第1の組の20入力端子である。マルチプレ
クサ120の第2の組の20出力端子は演算論理ユニッ
ト(ALU)130の第1の組の2n入力端子(Ai)
に接続される。
)120の第1の組の20入力端子である。マルチプレ
クサ120の第2の組の20出力端子は演算論理ユニッ
ト(ALU)130の第1の組の2n入力端子(Ai)
に接続される。
ALUI 30の2n出力端子の組は順にALU130
の第2の組の20入力端子(A2)に接続されるアキュ
ムレータ(ACC)レジスタ140へ接続される。アキ
ュムレータ140はALU 130により実施される動
作の2nビットの結果を記憶しさらにそれに記憶された
」1位のnビットはまたアキュムレータ140からマル
チプレクサ(MUX2)150の第1の組のn入力端子
へ伝導される。アキュムレータ140に記憶される下位
のnビットはMUX2 150の第2の組のn入力端子
へ伝導される。MUX2の1組のn個の出力端子で発生
されるn個の信号はnビット信号バス40へ伝導される
。MUX2 150により受取られる制御信号はアキュ
ムレータ140内に記憶された上位のまたは下位のnビ
ットがパスワード40へ伝導されるかどうかを決定する
。アキュムレータ140の2nビットの内容はまたMU
X3 120の第2の組の20入力端子へ伝導される。
の第2の組の20入力端子(A2)に接続されるアキュ
ムレータ(ACC)レジスタ140へ接続される。アキ
ュムレータ140はALU 130により実施される動
作の2nビットの結果を記憶しさらにそれに記憶された
」1位のnビットはまたアキュムレータ140からマル
チプレクサ(MUX2)150の第1の組のn入力端子
へ伝導される。アキュムレータ140に記憶される下位
のnビットはMUX2 150の第2の組のn入力端子
へ伝導される。MUX2の1組のn個の出力端子で発生
されるn個の信号はnビット信号バス40へ伝導される
。MUX2 150により受取られる制御信号はアキュ
ムレータ140内に記憶された上位のまたは下位のnビ
ットがパスワード40へ伝導されるかどうかを決定する
。アキュムレータ140の2nビットの内容はまたMU
X3 120の第2の組の20入力端子へ伝導される。
MUX3 120は示されていない制御信号を受取り、
それはシフトレジスタ110またはアキュムレータ]4
0の2nビットの内容がALU130のAin端子与え
られるかどうかを決定する。
それはシフトレジスタ110またはアキュムレータ]4
0の2nビットの内容がALU130のAin端子与え
られるかどうかを決定する。
DSF’lOの動作はワードスライスされた乗算が概略
的に例示されている第2図に関連して最もよく理解され
る。D S P 1.0の動作が第1図に示される要素
に関して説明されるであろう一方、第1図に示されるよ
うなこれら要素の成るものの記憶容量は説明されるべき
動作を実現するために増加される必要がある。バス40
はD S P 1.0によりnビット「スライス」で処
理されるべき信号を搬送し、各信号は数個のnビットス
ライスからなる、「ワード」により表わされ、バス40
で直列に伝導され、スライスの各ビットはnビットバス
40で並列に伝導される。3つの場合が第2図に例示さ
れており、第2A図はどちらもワードの最上位のスライ
スではない2つのスライスの乗算に対応し、第2B図は
一方が最上位のスライスであり他方が最上位のスライス
ではない2つのスライスの乗算に対応し、さらに第2C
図は2つの最上位のスライスの乗算に対応する。nビッ
トスライスは第1および第3の垂線の間の部分として第
2図に概略的に表わされており、それらの間の第2の垂
線はスライスの最上位のビット位置を残りの(n−1)
のより下位のビットの位置から分離する。
的に例示されている第2図に関連して最もよく理解され
る。D S P 1.0の動作が第1図に示される要素
に関して説明されるであろう一方、第1図に示されるよ
うなこれら要素の成るものの記憶容量は説明されるべき
動作を実現するために増加される必要がある。バス40
はD S P 1.0によりnビット「スライス」で処
理されるべき信号を搬送し、各信号は数個のnビットス
ライスからなる、「ワード」により表わされ、バス40
で直列に伝導され、スライスの各ビットはnビットバス
40で並列に伝導される。3つの場合が第2図に例示さ
れており、第2A図はどちらもワードの最上位のスライ
スではない2つのスライスの乗算に対応し、第2B図は
一方が最上位のスライスであり他方が最上位のスライス
ではない2つのスライスの乗算に対応し、さらに第2C
図は2つの最上位のスライスの乗算に対応する。nビッ
トスライスは第1および第3の垂線の間の部分として第
2図に概略的に表わされており、それらの間の第2の垂
線はスライスの最上位のビット位置を残りの(n−1)
のより下位のビットの位置から分離する。
る。
第2A図に関連して、数個のnビットスライスを含み、
最上位ではないnビットスライス202を有するワード
A200が例示されている。スライス202が論理的に
1ビット右シフトされたワードA200がまた例示され
ている。Oの記号は今スライス202の最上位のビット
位置に含まれている。この動作はバス40からシフトレ
ジスタ60ヘスライス202を表わす信号を伝導しかつ
レジスタ60の内容の1ビットの右シフトを実施するこ
とによりDSPIOにより実施され得る。
最上位ではないnビットスライス202を有するワード
A200が例示されている。スライス202が論理的に
1ビット右シフトされたワードA200がまた例示され
ている。Oの記号は今スライス202の最上位のビット
位置に含まれている。この動作はバス40からシフトレ
ジスタ60ヘスライス202を表わす信号を伝導しかつ
レジスタ60の内容の1ビットの右シフトを実施するこ
とによりDSPIOにより実施され得る。
レジスタ60の結果として生じる内容は次いでAレジス
タ90へ伝導され得る。
タ90へ伝導され得る。
数個のnビットスライスを含み、最上位ではなL)nビ
ットスライス206を有するワードB204が第2A図
に例示されている。スライス206が論理的に右シフト
されたワードB204がまた例示されており、そのよう
な動作はDSPIOのレジスタ50により実施され得て
さらにその結果はMレジスタ70に記憶され得る。
ットスライス206を有するワードB204が第2A図
に例示されている。スライス206が論理的に右シフト
されたワードB204がまた例示されており、そのよう
な動作はDSPIOのレジスタ50により実施され得て
さらにその結果はMレジスタ70に記憶され得る。
DSPIOの乗算器80は隣接するスライス208とし
て第2A図に示される2nビットの積を発生し得る。
て第2A図に示される2nビットの積を発生し得る。
この2nビット積208はワード210を形成するため
にそれが演算で2nビット右シフトされるシフトレジス
タ110へMUXI 100を介して伝導される。し
たがって結果として生じるワード210は積部分208
がワード内に適当に置かれるようにスケールされている
。結果として生じるスケールされたワード210はA2
入力端子に与えられた先に発生された結果との演算的組
合わせのためにALU130のAl入力端子へ伝導され
る。
にそれが演算で2nビット右シフトされるシフトレジス
タ110へMUXI 100を介して伝導される。し
たがって結果として生じるワード210は積部分208
がワード内に適当に置かれるようにスケールされている
。結果として生じるスケールされたワード210はA2
入力端子に与えられた先に発生された結果との演算的組
合わせのためにALU130のAl入力端子へ伝導され
る。
A L U 1.30により発生される2nビットの演
算組合わせはそれがMUX3 1.20を介してALU
130のAi端子へ、ALU130のA2端子へ、また
はMUX2 1.50を介してバス4゜へ与えられ得る
アキュムレータ140に伝導される。
算組合わせはそれがMUX3 1.20を介してALU
130のAi端子へ、ALU130のA2端子へ、また
はMUX2 1.50を介してバス4゜へ与えられ得る
アキュムレータ140に伝導される。
第2B図に関して、数個のnビットスライスを含み、最
上位のnビットスライス214を有するワードA212
か例示されている。この動作はバス40からシフトレジ
スタ60ヘスライス214を表わす信号を伝導しかつレ
ジスタ60の内容の]ピッi・の右シフトを実施しない
ことによりDSPIOにより実施され得る。レジスタ6
0の内容は次いでAレジスタ90へ伝導され得る。
上位のnビットスライス214を有するワードA212
か例示されている。この動作はバス40からシフトレジ
スタ60ヘスライス214を表わす信号を伝導しかつレ
ジスタ60の内容の]ピッi・の右シフトを実施しない
ことによりDSPIOにより実施され得る。レジスタ6
0の内容は次いでAレジスタ90へ伝導され得る。
数個のnビットスライスを含み、最旧1′/ではないn
ビットスライス218を有するワードB216が例示さ
れている。スライス218が論理的に右シフトされたワ
ードB216がまた例示されており、そのような動作は
DSPIOのレジスタ50により実施され得てさらにそ
の結果はMレジスタ70に記憶され得る。
ビットスライス218を有するワードB216が例示さ
れている。スライス218が論理的に右シフトされたワ
ードB216がまた例示されており、そのような動作は
DSPIOのレジスタ50により実施され得てさらにそ
の結果はMレジスタ70に記憶され得る。
DSPIOの乗算器80は隣接するスライス220とし
て第2B図に示される2nビットの積を発生し得る。
て第2B図に示される2nビットの積を発生し得る。
2nビットの積220はそれがワード222を形成する
ために演算でnビット右シフトされるシフトレジスタ1
10へMUXI 100を介して伝導される。したが
って結果として生じるワード222は積の部分220が
ワード内に適当に置かれるようにスケールされている。
ために演算でnビット右シフトされるシフトレジスタ1
10へMUXI 100を介して伝導される。したが
って結果として生じるワード222は積の部分220が
ワード内に適当に置かれるようにスケールされている。
結果として生じる位取りされたワード222はA2入力
端子に与えられた先に発生された結果との演算的組合わ
せのためにALUl、30のAl入力端子へ伝導される
。
端子に与えられた先に発生された結果との演算的組合わ
せのためにALUl、30のAl入力端子へ伝導される
。
A L U 1.30により発生される20ビット演算
組合わせはそれがMUX3 1.20を介してALU1
30のAi端子へ、ALUl30のA2端子へ、または
MUX2 150を介してバス40へ与えられ得るアキ
ュームレータ140へ伝導される。
組合わせはそれがMUX3 1.20を介してALU1
30のAi端子へ、ALUl30のA2端子へ、または
MUX2 150を介してバス40へ与えられ得るアキ
ュームレータ140へ伝導される。
第2C図に関して、数個のnビットスライスを含み、最
上位のnビットスライス226を有するワードA224
が例示されている。この動作はバス40からシフトレジ
スタ60ヘスライス226を表わす信号を伝導しかつレ
ジスタ60の内容の1ビットの右シフトを実施しないこ
とによりDSPIOにより実施され得る。レジスタ60
の内容は次いでAレジスタ90へ伝導され得る。
上位のnビットスライス226を有するワードA224
が例示されている。この動作はバス40からシフトレジ
スタ60ヘスライス226を表わす信号を伝導しかつレ
ジスタ60の内容の1ビットの右シフトを実施しないこ
とによりDSPIOにより実施され得る。レジスタ60
の内容は次いでAレジスタ90へ伝導され得る。
数個のnビットスライスを含み、最上位のnビットスラ
イス230を有するワードB228が第2C図に例示さ
れている。そのような動作はDSPIOのレジスタ50
へのワード8230の伝送により実施され得てさらに次
いでMレジスタ70に記憶され得る。
イス230を有するワードB228が第2C図に例示さ
れている。そのような動作はDSPIOのレジスタ50
へのワード8230の伝送により実施され得てさらに次
いでMレジスタ70に記憶され得る。
DSPIOの乗算器80は隣接するスライス232とし
て第2C図に示される2nビットの積を発生し得る。
て第2C図に示される2nビットの積を発生し得る。
2nビットの積232はそれが演算で右シフトされない
シフトレジスタ110へMUXI 100を介して伝
導され、ワード234を形成する。
シフトレジスタ110へMUXI 100を介して伝
導され、ワード234を形成する。
結果として生じるワード234は積の部分232がワー
ド内に適当に置かれるようにスケールされる必要がない
。ワード234はA2入力端子に与えられる先に発生さ
れた結果との演算の組合わせのためにALU130のA
1入力端子に伝導される。 ALU130により発生さ
れる20ビット演算組合わせはそれがMUX3 1.2
0を介してA L U 1.30のAi端子へ、ALU
l、30のA2端子へ、またはMUX2 1.50を介
してバス40へ与えられ得るアキュムレータ140に伝
導される。 本発明のDSPIOの動作はさらに適合横
断等化および自動利得制御におけるそれの適用により例
示されるであろう。第1に、適合横断フィルタ関数が方
程式により記載され、 Ai(n+1)−Aj(n)+u*e(n)*X(n−
1)、j=0、1、2、・・・ 、NY(n)= ’
L (Ak(n)*X(n−k))k−。
ド内に適当に置かれるようにスケールされる必要がない
。ワード234はA2入力端子に与えられる先に発生さ
れた結果との演算の組合わせのためにALU130のA
1入力端子に伝導される。 ALU130により発生さ
れる20ビット演算組合わせはそれがMUX3 1.2
0を介してA L U 1.30のAi端子へ、ALU
l、30のA2端子へ、またはMUX2 1.50を介
してバス40へ与えられ得るアキュムレータ140に伝
導される。 本発明のDSPIOの動作はさらに適合横
断等化および自動利得制御におけるそれの適用により例
示されるであろう。第1に、適合横断フィルタ関数が方
程式により記載され、 Ai(n+1)−Aj(n)+u*e(n)*X(n−
1)、j=0、1、2、・・・ 、NY(n)= ’
L (Ak(n)*X(n−k))k−。
そこではAi(n)は第n番目のサンプル点での適合横
断フィルタのタップの重みであり、Y(n)は出力であ
り、X (n)は入力サンプルであり、e (n)はチ
ャネル応答と横断フィルタの出力との間のエラー項であ
り、さらにUは段階の大きさを特定する定数である。
断フィルタのタップの重みであり、Y(n)は出力であ
り、X (n)は入力サンプルであり、e (n)はチ
ャネル応答と横断フィルタの出力との間のエラー項であ
り、さらにUは段階の大きさを特定する定数である。
本発明のワードスライスされた方法を用いると、係数A
iの更新は16ビットの精度を伴って実施され得て、し
かも従来の方法が16X16ビット乗算器および32ビ
ットアキュムレータを必要とするであろう一方で、8×
8ビット乗算器8oおよび16ビットアキユムレータ1
40を使用し得る。この理由は、適合方程式においては
、段階、エラー、および等什器状態が単一の8ビットス
ライスにより表わされる一方で、16ビットAi係数が
2つの8ビットスライスにより表わされるからである。
iの更新は16ビットの精度を伴って実施され得て、し
かも従来の方法が16X16ビット乗算器および32ビ
ットアキュムレータを必要とするであろう一方で、8×
8ビット乗算器8oおよび16ビットアキユムレータ1
40を使用し得る。この理由は、適合方程式においては
、段階、エラー、および等什器状態が単一の8ビットス
ライスにより表わされる一方で、16ビットAi係数が
2つの8ビットスライスにより表わされるからである。
次いで一般に、横断フィルタの2nビット係数を更新す
るために信号プロセッサ1oはシフトすることなしにシ
フトレジスタ50を介しこの信号を伝導することにより
バス40を介してレジスタ70へnビットのエラー類を
伝導する。同じ態様で、フィルタX(n−i)のnビッ
トの1番目の状態を表わす信号はシフトすることなしに
シフトシレジスタ60を通過するレジスタ90ヘバス4
0を介して伝導される。乗算器80はレジスタ90の内
容によりレジスタ70の内容を乗算し、2nビットの積
を得る。マルチプレクサ100はシフトレジスタ1]0
へこの積を伝導するようにセットされる。シフトするこ
となしに、この積はAL U ]、 30の入力端子A
iの組へマルチプレクサ120を介して伝導され、それ
は2nビットアキユムレータ140へ変化しないでこの
積を伝導する。
るために信号プロセッサ1oはシフトすることなしにシ
フトレジスタ50を介しこの信号を伝導することにより
バス40を介してレジスタ70へnビットのエラー類を
伝導する。同じ態様で、フィルタX(n−i)のnビッ
トの1番目の状態を表わす信号はシフトすることなしに
シフトシレジスタ60を通過するレジスタ90ヘバス4
0を介して伝導される。乗算器80はレジスタ90の内
容によりレジスタ70の内容を乗算し、2nビットの積
を得る。マルチプレクサ100はシフトレジスタ1]0
へこの積を伝導するようにセットされる。シフトするこ
となしに、この積はAL U ]、 30の入力端子A
iの組へマルチプレクサ120を介して伝導され、それ
は2nビットアキユムレータ140へ変化しないでこの
積を伝導する。
アキュムレータ140の最上位のnビットは次いで乗算
器レジスタ70へ伝導される。nビット段階の大きさU
は次いでバス40を介してシフトレジスタ60へ伝導さ
れ、かつシフトすることなしにそれからAレジスタ90
へ伝導される。乗算器80は次いでレジスタ70の内容
をレジスタ90の内容で乗算する。マルチプレクサ10
0はシフトレジスタ110へ、かつそれからマルチプレ
クサ120へ2nビットの積を伝導するようにセットさ
れる。マルチプレクサ120はレジスタ1]0からAL
U130の端子A1の組へ2n信号ラインを伝導するよ
うにセットされ、それはそれでいずれの動作も実施する
ことなしにアキュムレータ140へ積を伝送する。
器レジスタ70へ伝導される。nビット段階の大きさU
は次いでバス40を介してシフトレジスタ60へ伝導さ
れ、かつシフトすることなしにそれからAレジスタ90
へ伝導される。乗算器80は次いでレジスタ70の内容
をレジスタ90の内容で乗算する。マルチプレクサ10
0はシフトレジスタ110へ、かつそれからマルチプレ
クサ120へ2nビットの積を伝導するようにセットさ
れる。マルチプレクサ120はレジスタ1]0からAL
U130の端子A1の組へ2n信号ラインを伝導するよ
うにセットされ、それはそれでいずれの動作も実施する
ことなしにアキュムレータ140へ積を伝送する。
信号プロセッサ10は次いでバス40を介してシフトレ
ジスタ60へ、かつシフトすることなしにそれからレジ
スタ90へ先に計算された係数Aiの最上位のnビット
を伝導する。レジスタ90からの信号は2n信号のn最
上位ビットを占める。
ジスタ60へ、かつシフトすることなしにそれからレジ
スタ90へ先に計算された係数Aiの最上位のnビット
を伝導する。レジスタ90からの信号は2n信号のn最
上位ビットを占める。
そこでは信号は次にシフトを実施しないシフトレジスタ
]10へ伝導される。マルチプレクサ120はシフトレ
ジスタ110からALU130の端子Aiの組へ2n信
号を伝導する。アキュムレータ140の内容はALU1
30の入力端子A2の組に伝導される。この量はu、X
(n−i)およびe (n)の積を表わす。ALUl、
30は次いで2つの値を加算しさらにその総和はアキュ
ムレータ140へ伝導される。信号プロセッサ10は次
いでバス40を介してシフトレジスタ60へ先に計算さ
れた係数Aのn最下位nビットを伝導し、それはシフト
することなしにレジスタ70へ伝導される。マルチプレ
クサ100はレジスタ70から2n信号を伝導するよう
にセットされる。レジスタ70からの信号は2n信号の
n最上位ビットを占める。これらの信号は次にnビット
演算右シフトを実施するシフトレジスタ110へ伝導さ
れる。マルチプレクサ120はシフトレジスタ110か
らA L U 130の端子A1の組へ20信号を伝導
する。アキュムレータ140の内容はALU130の入
力端子A2の組へ伝導される。ALU130は2つの値
を加え、かつその総和をアキュムレータ140へ伝導す
る。マルチプレクサ150はnビット信号バス40ヘア
キユムレータ140のn最上位ビットを伝導する。次に
マルチプレクサ150はnビット信号バス40ヘアキュ
ムレ一夕140のn最下位ビットを伝導するようにセッ
トされる。
]10へ伝導される。マルチプレクサ120はシフトレ
ジスタ110からALU130の端子Aiの組へ2n信
号を伝導する。アキュムレータ140の内容はALU1
30の入力端子A2の組に伝導される。この量はu、X
(n−i)およびe (n)の積を表わす。ALUl、
30は次いで2つの値を加算しさらにその総和はアキュ
ムレータ140へ伝導される。信号プロセッサ10は次
いでバス40を介してシフトレジスタ60へ先に計算さ
れた係数Aのn最下位nビットを伝導し、それはシフト
することなしにレジスタ70へ伝導される。マルチプレ
クサ100はレジスタ70から2n信号を伝導するよう
にセットされる。レジスタ70からの信号は2n信号の
n最上位ビットを占める。これらの信号は次にnビット
演算右シフトを実施するシフトレジスタ110へ伝導さ
れる。マルチプレクサ120はシフトレジスタ110か
らA L U 130の端子A1の組へ20信号を伝導
する。アキュムレータ140の内容はALU130の入
力端子A2の組へ伝導される。ALU130は2つの値
を加え、かつその総和をアキュムレータ140へ伝導す
る。マルチプレクサ150はnビット信号バス40ヘア
キユムレータ140のn最上位ビットを伝導する。次に
マルチプレクサ150はnビット信号バス40ヘアキュ
ムレ一夕140のn最下位ビットを伝導するようにセッ
トされる。
2nビットフィルタ係数Aiから横断フィルタ動作の2
0ビット等化器出力を決定するために、ディジタル信号
プロセッサ10はアキュムレータ]40をクリアしかつ
次いで所望の正確度が得られるまで反復して次の動作を
実施する。典型的には動作を20回実施すれば十分であ
る。等什器係数のn最上位ビットはバス40から信号プ
ロセッサによってシフトレジスタ50へと伝導される。
0ビット等化器出力を決定するために、ディジタル信号
プロセッサ10はアキュムレータ]40をクリアしかつ
次いで所望の正確度が得られるまで反復して次の動作を
実施する。典型的には動作を20回実施すれば十分であ
る。等什器係数のn最上位ビットはバス40から信号プ
ロセッサによってシフトレジスタ50へと伝導される。
シフトレジスタ50はシフトすることなしに乗算器レジ
スタ70へ直接これらの信号を伝導する。
スタ70へ直接これらの信号を伝導する。
次いで、フィルタX(n−k)の関連のある入力のn最
上位ビットがバス40からシフトレジスタ60へ、さら
にシフトすることなしにそれからレジスタ90へと伝導
される。nXn乗算器80は次いでレジスタ70および
レジスタ90の内容を乗算する。
上位ビットがバス40からシフトレジスタ60へ、さら
にシフトすることなしにそれからレジスタ90へと伝導
される。nXn乗算器80は次いでレジスタ70および
レジスタ90の内容を乗算する。
マルチプレクサ100は乗算器からシフトレジスタ1]
0へと積を表わす2n信号を伝導する。
0へと積を表わす2n信号を伝導する。
マルチプレクサ120は次いでシフタ110からALU
l、30の端子Aiの組へと信号を伝導するようにセッ
トされる。シフトレジスタ1 ]−0はシフトすること
なしにマルチプレクサ120を介してA L U 13
0へさらにそれからアキュムレータ140へ積を伝導す
る。アキュムレータ140の内容はALU130の入力
端子A2の組へ伝導される。ALU130は次いで端子
A1およびA2に与えられた信号により表わされる量を
加算しさらにその総和はアキュムレータ140へ伝導さ
れる。
l、30の端子Aiの組へと信号を伝導するようにセッ
トされる。シフトレジスタ1 ]−0はシフトすること
なしにマルチプレクサ120を介してA L U 13
0へさらにそれからアキュムレータ140へ積を伝導す
る。アキュムレータ140の内容はALU130の入力
端子A2の組へ伝導される。ALU130は次いで端子
A1およびA2に与えられた信号により表わされる量を
加算しさらにその総和はアキュムレータ140へ伝導さ
れる。
所望の正確度が得られるまで」二のシーケンスの動作が
反復され、その結果アキュムレータ140が2nビット
等化器出力値を含む。アキュムレータ140に記憶され
たn最」−位ビットは次いでマルチプレクサ150を介
してバス40へ伝送される。
反復され、その結果アキュムレータ140が2nビット
等化器出力値を含む。アキュムレータ140に記憶され
たn最」−位ビットは次いでマルチプレクサ150を介
してバス40へ伝送される。
第3図に関し、この発明の広い用途を例示すると、自動
利得制御(AGC)機能はワードスライスされたD S
P 1.0により実現され得る。AGC機能は8ビッ
ト表示を有する出力信号のストり一ムに対し16ビット
表現を必要とする入力信号のストリームを減じる信号プ
ロセッサとして考えられ得る。信号エネルギは入力信号
の上位の8ビットバイトにより表わされかつ次いでそこ
から8ビット出力表示がとられる入力の16ビット表示
の「窓」を決定するために測定された値として用いられ
る。ff1kは16ビット入力内の8ビットの窓の開始
点を示す。nビット出力を伴う2nnピット信号で動作
する自動利得制御装置に対し出力信号を決定するために
、信号プロセッサ10はnビット部分で2nビット人力
信号を受取る。信号のn最1−位ビット部分はバス40
からレジスタ60へ伝導され、それはシフトすることな
しにレジスタ90へ直接に伝導する。レジスタ90はマ
ルチプレクサ]00を介しシフトレジスタ110へnビ
ット部分を伝導し、レジスタ110に記憶された2n出
力信号のn最コニ位ビットとなる。
利得制御(AGC)機能はワードスライスされたD S
P 1.0により実現され得る。AGC機能は8ビッ
ト表示を有する出力信号のストり一ムに対し16ビット
表現を必要とする入力信号のストリームを減じる信号プ
ロセッサとして考えられ得る。信号エネルギは入力信号
の上位の8ビットバイトにより表わされかつ次いでそこ
から8ビット出力表示がとられる入力の16ビット表示
の「窓」を決定するために測定された値として用いられ
る。ff1kは16ビット入力内の8ビットの窓の開始
点を示す。nビット出力を伴う2nnピット信号で動作
する自動利得制御装置に対し出力信号を決定するために
、信号プロセッサ10はnビット部分で2nビット人力
信号を受取る。信号のn最1−位ビット部分はバス40
からレジスタ60へ伝導され、それはシフトすることな
しにレジスタ90へ直接に伝導する。レジスタ90はマ
ルチプレクサ]00を介しシフトレジスタ110へnビ
ット部分を伝導し、レジスタ110に記憶された2n出
力信号のn最コニ位ビットとなる。
レジスタ110は演算で部分をにビット右ヘシフトし、
kは測定された信号の強さにより決定される。シフトさ
れた部分はマルチプレクサ]20を介してA L U
1.30の端子A1の組へ伝導される。ALU130は
アキュムレータ140に2nビット量を伝導する。アキ
ュムレータ140の内容はALU130の入力端子A2
の組へ伝導される。
kは測定された信号の強さにより決定される。シフトさ
れた部分はマルチプレクサ]20を介してA L U
1.30の端子A1の組へ伝導される。ALU130は
アキュムレータ140に2nビット量を伝導する。アキ
ュムレータ140の内容はALU130の入力端子A2
の組へ伝導される。
信号プロセッサ10は次にレジスタ60で信号のnビッ
ト最下位部分を受取る。このnビット部分はレジスタ9
0へと直接伝送され、さらにマルチプレクサ100を介
して2n信号のn最」二値ビットとしてレジスタ110
へ伝送される。レジスタ110は論理的にその内容をn
+にビット右へシフトシ、かつマルチプレクサ120を
介してAL U ]、 30の端子A]の組へ結果を伝
送する。AL U 1.30は次いで端子A1に与えら
れる信号により表わされる2つの量を加算しさらにA2
はこの総和をアキュムレータ140へ伝導する。次に、
マルチプレクサ150はバス40ヘアキユムレータ14
0の最下位nビット部分を伝導するようにセットされる
。
ト最下位部分を受取る。このnビット部分はレジスタ9
0へと直接伝送され、さらにマルチプレクサ100を介
して2n信号のn最」二値ビットとしてレジスタ110
へ伝送される。レジスタ110は論理的にその内容をn
+にビット右へシフトシ、かつマルチプレクサ120を
介してAL U ]、 30の端子A]の組へ結果を伝
送する。AL U 1.30は次いで端子A1に与えら
れる信号により表わされる2つの量を加算しさらにA2
はこの総和をアキュムレータ140へ伝導する。次に、
マルチプレクサ150はバス40ヘアキユムレータ14
0の最下位nビット部分を伝導するようにセットされる
。
第1図はこの発明に従ったディジタル信号プロセッサの
好ましい実施例のブロック図である。 第2A図、第2B図および第2C図は本発明のディジタ
ル信号プロセッサがどのようにしてスライス配向の動作
を実施するかを概略的に示す複合の図である。 第3図は自動利得制御動作を成し遂げる16ビット信号
からの8ビットの窓の選択を示す図である。 図において、9はディジタル信号プロセッサ、40バス
、50および60はシフトレジスタ、70は乗算器(M
)レジスタ、80は乗算器、90はAレジスタ、100
はマルチプレクサ、110は2nビットレジスタ、12
0はマルチプレクサ、130は演算論理ユニット、14
0はアキュムレータ、150はマルチプレクサである。
好ましい実施例のブロック図である。 第2A図、第2B図および第2C図は本発明のディジタ
ル信号プロセッサがどのようにしてスライス配向の動作
を実施するかを概略的に示す複合の図である。 第3図は自動利得制御動作を成し遂げる16ビット信号
からの8ビットの窓の選択を示す図である。 図において、9はディジタル信号プロセッサ、40バス
、50および60はシフトレジスタ、70は乗算器(M
)レジスタ、80は乗算器、90はAレジスタ、100
はマルチプレクサ、110は2nビットレジスタ、12
0はマルチプレクサ、130は演算論理ユニット、14
0はアキュムレータ、150はマルチプレクサである。
Claims (8)
- (1)一連の動作を含む信号処理方法において、前記信
号がm2進ディジット(ビット)を含む「ワード」によ
り表わされ、各前記ワードはさらに「スライス」の予め
定められた数により表わされ、各々が前記mビットワー
ドのnビット部分を含み、前記nビットスライスでの各
前記信号処理動作を実施するという改良が2nビットの
部分的な結果を生じる結果となる、信号処理方法。 - (2)前記一連の動作が最上位のnビットスライスによ
り表わされるべき予め定められたオペランドと最上位お
よび最下位のnビットスライスにより表わされるべき予
め定められたオペランドを必要とする、特許請求の範囲
第1項に記載のワードスライスされた信号処理方法。 - (3)前記一連の動作が乗算を含み、2つのオペランド
の前記最上位のスライスの前記乗算が (a)積の最上位のスライスが乗算される2つのスライ
スの各々と同じ相関的ワード位置にあるように前記乗算
の積を1スライス右へ演算でシフトする段階をさらに含
む、特許請求の範囲第2項に記載のワードスライスされ
た信号処理方法。 - (4)動作の前記連続が乗算を含み、第1のオペランド
の前記最上位のスライスと第2のオペランドの最上位で
ないスライスとの前記乗算が、 (b)ゼロの最上位ビットを有する結果として生じるシ
フトされたスライスを得るために前記最上位でないスラ
イスを1ビット右へ論理的にシフトする段階と、 (c)前記最上位のスライスを前記シフトされた最上位
でないスライスで乗算する段階と、さらに (d)その最上位のスライスが前記最上位でないスライ
スと同じ相関的な位置にあるように前記乗算の積を演算
で右シフトする段階とをさらに含む、特許請求の範囲第
2項に記載のワードスライスされた信号処理方法。 - (5)動作の前記連続が乗算を含み、第1のオペランド
の最上位でないスライスと第2のオペランドの最上位で
ないスライスとの前記乗算が、 (e)最上位のビットゼロを有する第1のシフトされた
スライスを得るために前記第1のオペランドの前記最上
位でないスライスを1ビット右へ論理的にシフトする段
階と、 (f)最上位のビットゼロを有する第2のシフトされた
スライスを得るために前記第2のオペランドの前記最上
位でないスライスを1ビット右へ論理的にシフトする段
階と、 (g)積を得るために前記第1のシフトされたスライス
を前記第2のシフトされたスライスで乗算する段階と、 (h)第1の項を得るために前記第1の最上位でないス
ライスに先んずる前記第1のオペランドでスライスの数
を計数する段階と、 (i)第2の項を得るために前記第2の最上位でないス
ライスに先んずる前記第2のオペランドでスライスの数
を計数する段階と、 (j)スライスの合計数を得るために前記第1の項と前
記第2の項を加算する段階と、さらに (k)スライスの前記合計数だけ前記積を右へ演算でシ
フトする段階とをさらに含む、特許請求の範囲第2項に
記載のワードスライスされた信号処理方法。 - (6)複数ビットデータワードを伝導するバスに接続さ
れるディジタル信号プロセッサであって、各ワードは予
め定められた数の「スライス」からなり、 前記バスに接続され第1のワードスライスを受取り、前
記スライスをビットの選択可能な数シフトしさらに結果
として生じるスライスを記憶するための第1の手段と、 前記バスに接続され第2のワードスライスを受取り、前
記スライスをビットの選択可能な数シフトしさらに結果
として生じるスライスを記憶するための第2の手段と、 前記第1および第2のシフト手段に記憶される前記スラ
イスに応答して前記第1および第2のスライスの2つの
スライスの積を発生するための乗算器手段と、 前記第1のシフト手段および前記乗算器手段に接続され
0の下位のスライスでパッドされる前記第1のスライス
かまたは前記2つのスライスの積のいずれかを出力端子
の組で選択的に発生するための第1のマルチプレクサ手
段と、 前記第1のマルチプレクサ手段出力端子に接続されそこ
で発生される前記2つのスライスを受取り、前記2つの
スライスをビットの選択可能な数シフトしさらに結果と
して生じる2つのスライスを記憶するための第3の手段
と、 前記第3のシフト手段に接続される第1の組の入力端子
と第2の組の入力端子を有し、前記第1の組の入力端子
で受取られる2つのスライスかまたは前記第2の組の入
力端子で受取られる2つのスライスのいずれかを出力端
子の組で選択的に発生するための第2のマルチプレクサ
手段と、 前記第2のマルチプレクサ手段の前記出力端子に接続さ
れる第1の組の入力端子と第2の組の入力端子とを有し
、前記第1および第2の組の入力端子で受取られる2つ
のスライスのオペランドの選択可能な2つのスライスの
組合わせの結果を発生するための前記選択された組合わ
せの結果を累算しかつ記憶するための演算論理ユニット
手段とを含み、前記累算された結果が前記演算論理ユニ
ットおよび前記第2のマルチプレクサ手段の入力端子の
前記第2の組で受取られ、さらに 前記2つのスライス
の累算された結果の第1のスライスを受取る第1の組の
入力端子および2つのスライスの累算された結果の第2
のスライスを受取る第2の組の入力端子ならびに前記デ
ータバスに接続される出力端子の組を有し、前記入力端
子に与えられた前記第1または前記第2のスライスを前
記出力端子で選択的に発生するための第3のマルチプレ
クサ手段とを含む、ディジタル信号プロセッサ。 - (7)2nビット横断フィルタ係数を更新しかつ次の等
式により説明される予め定められた正確度まで2nビッ
ト等化器出力を決定し Ai(n+1)=Ai(n)+u*e(n)*X(n−
1)、i=0、1、2、・・・、N さらに Y(n)=Σ^N_k_=_0Ak(n)*X(n−k
) であり、ここではAi(n)は第n番目のサンプル点で
の適合横断フィルタの2nビットのタップの重みであり
、Y(n)は2nビット出力であり、X(n)はnビッ
ト入力サンプルであり、e(n)はチャネル応答と横断
フィルタの出力との間のnビットのエラー項であり、さ
らにuは段階の大きさを特定するnビット定数であり、 (a)第1の2nビットの積を得るためにフィルタX(
n−i)のnビットの1番目の状態で前記nビットエラ
ー項e(n)を乗算する段階と、 (b)第2の2nビットの積を得るために前記nビット
段階の大きさuで前記第1の2nビットの積の最上位の
nビットを乗算する段階と、 (c)2nビットの第1の部分的な総和を得るために前
記第2の2nビットの積に先に計算された2nビット係
数の最上位のnビットを加算する段階と、 (d)前記係数Aiの最下位のnビットをnビット右へ
演算でシフトする段階と、 (e)更新された2nビット横断フィルタ係数Ai(n
+1)を得るために前記2nビットの第1の部分的総和
に段階(d)の結果を加算する段階と、 (f)関連のあるフィルタ入力のn最上位のビットで各
前記横断フィルタ係数の最上位のnビットを乗算する段
階と、さらに (g)前記予め定められた正確度が得られるまで総和と
して段階(f)で得られた結果を累算する段階とを含む
、方法。 - (8)信号の2nビット表現に対し自動利得制御を決定
する方法であって、 (a)前記表現のn最上位ビット部分に等しいn最上位
ビットおよび各々ゼロに等しいn最下位ビットで第1の
2nビットワードを形成する段階と、 (b)第1のシフトされたワードを得るために、前記第
1のワードをkビット(kはnを越えない)演算で右シ
フトする段階と、 (c)前記表現のn最下位のビット部分に等しいn最上
位のビットおよび各々ゼロに等しいn最下位のビットで
第2の2nビットワードを形成する段階と、 (d)第2のシフトされたワードを得るために前記第2
の形成されたワードをn+kビット論理的に右シフトす
る段階と、 (e)総和を得るために前記第1のシフトされたワード
と前記第2のシフトされたワードを加算する段階と、さ
らに (f)前記総和のn最下位のビットを引出す段階とを含
む、方法。
Applications Claiming Priority (2)
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---|---|---|---|
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- 1987-07-22 EP EP87306474A patent/EP0255285B1/en not_active Expired - Lifetime
- 1987-07-22 DE DE3788756T patent/DE3788756T2/de not_active Expired - Lifetime
- 1987-07-22 JP JP62183232A patent/JP3081938B2/ja not_active Expired - Lifetime
- 1987-07-22 AT AT87306474T patent/ATE100225T1/de not_active IP Right Cessation
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