JPS6336577B2 - - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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Description
【発明の詳細な説明】
本発明は伝達関数の係数を予め記憶し、該係数
の切換により特性を可変としたデイジタルフイル
タ装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital filter device in which coefficients of a transfer function are stored in advance and characteristics can be varied by switching the coefficients.
近年、トランジスタ、抵坑、コンデンサ、コイ
ルあるいは演算増幅器を用いて実現出来るアナロ
グフイルタに代り、乗算器、加算器、遅延回路等
で構成されるデイジタルフイルタが注目されてい
る。このデイジタルフイルタの大きな特徴は、同
一の回路で、多くの特性をもつフイルタが容易に
構成出来ることにある。 In recent years, digital filters consisting of multipliers, adders, delay circuits, etc. have been attracting attention instead of analog filters that can be realized using transistors, resistors, capacitors, coils, or operational amplifiers. A major feature of this digital filter is that filters with many characteristics can be easily constructed using the same circuit.
第１図は、伝達関数が
Ｈ（Ｚ）＝Ｋ・１＋a1Z-1＋a2Z-2／１＋b1Z-1＋b2Z-2
……式(1)
で表わされるIIR（無限応答）デイジタルフイル
タでカツトオフ周波数可変のローパスフイルタ
（あるいはハイパルフイルタ）が示されている。
第１図に於て、１は入力信号が供給される加算
器、この加算器１出力が供給される加算器２、上
記加算器１出力が単位時間遅延回路３を介して与
えられる乗算器４，５を有する。この乗算器４に
はROM６に与えられるカツトオフ周波数データ
cに従つて選択出力されるデータb1が更に供給さ
れ、入力信号がb1倍されて加算器１に与えられ
る。なお、この入力信号は加算器１に対して、減
算を指定するようになつている。また、上記乗算
器５には、更にROM６から選択出力されるデー
タa1が供給され、入力信号がa1倍されて加算器２
に与えられる。そして、上記遅延回路３出力は更
に単位時間遅延回路７を介し、乗算器８，９に与
えられる。上記乗算器８，９にはそれぞれROM
６から供給されるデータb2，a2が更に供給され、
入力信号がb2倍、a2倍されて、加算器１，２に与
えられる。なお、加算器１に与えられる信号は減
算を指示するようになつている。そして、上記加
算器１出力、乗算器５，９出力が供給され、それ
等を加算する加算器２の出力は、カツトオフ周波
数cによつて選択されるROM６の出力Ｋが供給
される乗算器１０に与えられ、Ｋ倍されて出力信
号となる。 In Figure 1, the transfer function is H(Z)=K・1+a 1 Z -1 +a 2 Z -2 /1+b 1 Z -1 +b 2 Z -2
...A low-pass filter (or high-pass filter) with variable cutoff frequency is shown as an IIR (infinite response) digital filter expressed by equation (1).
In FIG. 1, an adder 1 is supplied with an input signal, an adder 2 is supplied with the output of this adder 1, and a multiplier 4 is supplied with the output of the adder 1 via a unit time delay circuit 3. , 5. This multiplier 4 has cutoff frequency data given to the ROM 6.
Data b 1 selectively output according to c is further supplied, and the input signal is multiplied by b 1 and applied to the adder 1 . Note that this input signal is designed to specify subtraction to the adder 1. Further, the multiplier 5 is further supplied with data a 1 selectively output from the ROM 6, and the input signal is multiplied by a 1 to be sent to the adder 2.
given to. The output of the delay circuit 3 is further supplied to multipliers 8 and 9 via a unit time delay circuit 7. Each of the multipliers 8 and 9 has a ROM.
The data b 2 and a 2 supplied from 6 are further supplied,
The input signal is multiplied by b 2 times and a 2 times and given to adders 1 and 2. Note that the signal given to the adder 1 is designed to instruct subtraction. The output of the adder 1 and the outputs of the multipliers 5 and 9 are supplied, and the output of the adder 2 that adds them is sent to the multiplier 10, which is supplied with the output K of the ROM 6 selected by the cutoff frequency c. The signal is given to , and multiplied by K to become an output signal.
然るに、カツトオフ周波数cの変更により、今
“Ａ”なる特性をもつフイルタから“Ｂ”という
特性をもつフイルタに変化せしめた際、同様機能
を有するアナログフイルタの場合は、なめらかな
変化として現われるが、デイジタルフイルタの場
合は、特性“Ａ”から特性“Ｂ”へ各係数を切換
えるため、その出力は連続とならないものであ
る。従つて、特性の切換の際、なめらかな変化を
させるには、特性間を近くする必要があり、大き
く特性を異ならせる場合は、徐々に特性を異なら
せ、なめらかな変化となるようにする必要があ
る。特に、電子楽器や各種音響機器にこのような
デイジタルフイルタを適用した場合は、一層問題
は顕著となる。その為、各係数は、非常に細かな
間隔でROM６に記憶させておく必要があり、そ
の為、大量量のROMを必要とするものであつ
た。 However, when changing the cutoff frequency c from a filter with characteristics "A" to a filter with characteristics "B", in the case of an analog filter with the same function, the change appears as a smooth change. In the case of a digital filter, each coefficient is switched from characteristic "A" to characteristic "B", so its output is not continuous. Therefore, when switching characteristics, in order to make a smooth change, it is necessary to make the characteristics close to each other, and when changing the characteristics significantly, it is necessary to gradually change the characteristics so that the change is smooth. There is. In particular, when such digital filters are applied to electronic musical instruments and various types of audio equipment, the problem becomes even more pronounced. Therefore, each coefficient needs to be stored in the ROM 6 at very small intervals, which requires a large amount of ROM.
この発明は上記事情に鑑みてなされたもので、
予め伝達関数の係数を記憶し、この係数の切換に
より特性を可変としたデイジタルフイルタ装置に
おいて、特性が切換えられた際に、切換前の係数
から切換後の係数へなめらかに変化するように補
間を行うことが可能なデイジタルフイルタ装置を
提供することを目的とする。 This invention was made in view of the above circumstances,
In a digital filter device that stores transfer function coefficients in advance and changes characteristics by switching these coefficients, interpolation is performed so that when the characteristics are switched, there is a smooth change from the coefficient before switching to the coefficient after switching. It is an object of the present invention to provide a digital filter device that can perform the following steps.
以下、本発明の一実施例を図面を参照して詳細
に説明する。 Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第２図は本実施例の回路構成を示すものである
が、説明の簡略化の為第１図と同一箇所には同一
符号を付してその説明を省略する。即ち、第２図
中ROM６の係数出力a1，a2，b1，b2，Ｋは各々
補間回路１１〜１５にて補間されて乗算器５，
９，４，８，１０に各々供給される。この補間回
路１１〜１５は全て同一構成となるので、補間回
路１５について次に説明する。第３図は、補間回
路１５の詳細を示す図で、図中１６はROM６か
ら係数Ｋ（図中KI）が与えられ、クロツクφ2のタ
イミングにてラツチするレジスタであり、このレ
ジスタ１６出力は減算器１７のＡ入力端子に与え
られ、入力端子Ｂから与えられるレジスタ１８の
出力、即ち乗算器１０に供給される係数Ｋ（図中
KO）が減算される。そして、その減算結果は出
力端子Ａ―Ｂより出力されシフト回路１９に供給
される。このシフト回路１９は入力データをｎビ
ツト、例えば２ビツト右へシフトすることによ
り、データを１／2n、例えば１／４倍する回路である。 Although FIG. 2 shows the circuit configuration of this embodiment, in order to simplify the explanation, the same parts as those in FIG. That is, the coefficient outputs a 1 , a 2 , b 1 , b 2 , and K of the ROM 6 in FIG.
9, 4, 8, and 10, respectively. Since the interpolation circuits 11 to 15 all have the same configuration, the interpolation circuit 15 will be explained next. FIG. 3 is a diagram showing the details of the interpolation circuit 15. In the figure, 16 is a register that is given a coefficient K (KI in the figure) from the ROM 6 and latches at the timing of clock φ 2 , and the output of this register 16 is The output of the register 18 applied to the A input terminal of the subtracter 17 and input terminal B, that is, the coefficient K (in the figure)
KO) will be subtracted. Then, the subtraction result is outputted from output terminal AB and supplied to the shift circuit 19. This shift circuit 19 is a circuit which multiplies the input data by 1/2 n , for example 1/4, by shifting the input data to the right by n bits, for example 2 bits.
そして、このシフト回路１９の出力はレジスタ２
０にクロツクφ2のタイミングにてラツチされ、
更に加算器２１の入力端子Ａに供給される。そし
てこの加算器２１の入力端子Ｂには、上記レジス
タ１８出力が供給され、その加算結果は出力端子
Ａ＋Ｂを介してレジスタ１８にクロツクφ1のタ
イミングにてラツチされる。The output of this shift circuit 19 is the register 2
It is latched to 0 at the timing of clock φ2 ,
Furthermore, it is supplied to the input terminal A of the adder 21. The output of the register 18 is supplied to the input terminal B of the adder 21, and the addition result is latched in the register 18 via the output terminal A+B at the timing of clock φ1 .
次に、本実施例の動作について説明する。今、
式(1)で表わされる伝達関数の各係数を所定値に選
択することにより特性“Ａ”のデイジタルフイル
タを構成した場合、その伝達関数を説明の便宜上
次式(2)の如く記載する。 Next, the operation of this embodiment will be explained. now,
When a digital filter with characteristic "A" is constructed by selecting each coefficient of the transfer function expressed by equation (1) to a predetermined value, the transfer function will be described as shown in equation (2) below for convenience of explanation.
HA（Ｚ）＝KA・１＋a1AZ-1＋a2AZ-2／１＋b1AZ-1＋
b2AZ-2……式(2)
即ち、各係数a1，a2，b1，b2，Ｋは、カツトオ
フ周波数cAによつて、a1A，a2A，b1A，b2A，KA
の値がROM６から読出されることになる。そし
て、この係数a1A，a2A，b1A，b2A，KAが各々乗算
器５，９，４，８，１０に供給されているとす
る。そしてこの状態からカツトオフ周波数をcB
に変更することにより、伝達関数を次式(3)の如く
変更して、特性“Ｂ”のデイジタルフイルタを構
成した場合、
HB（Ｚ）＝KB・１＋a1BZ-1＋a2BZ-2／１＋b1BZ-1＋
b2BZ-2……式(3)
ROM６から読出される係数a1，a2，b1，b2，Ｋ
は各々a1B，a2B，b1B，b2B，KBとなる。 H A (Z)=K A・1+a 1A Z -1 +a 2A Z -2 /1+b 1A Z -1 +
b 2A Z -2 ...Equation (2) That is, each coefficient a 1 , a 2 , b 1 , b 2 , K is a 1A , a 2A , b 1A , b 2A , depending on the cutoff frequency c A K A
The value will be read from the ROM6. It is assumed that the coefficients a 1A , a 2A , b 1A , b 2A , and K A are supplied to multipliers 5, 9, 4, 8, and 10, respectively. From this state, the cutoff frequency is c B
When a digital filter with characteristic "B" is constructed by changing the transfer function as shown in equation (3) below, H B (Z)=K B・1+a 1B Z -1 +a 2B Z - 2 /1+b 1B Z -1 +
b 2B Z -2 ...Equation (3) Coefficients a 1 , a 2 , b 1 , b 2 , K read from ROM6
are respectively a 1B , a 2B , b 1B , b 2B , and K B .
しかして、その場合、係数Ｋに着目してみると
第３図のレジスタ１６，１８は第４図ｃ，ｅに示
す如く各々KBのデータとKAのデータが存するこ
とになり、その時点ではレジスタ２０の内容は第
４図ｄに示す如く「１／４（KA−KA）＝０」の為
「０」であるが、次のクロツクφ2（第４図ｂ参照）
の入力時に、減算器１７を介して、シフト回路１
９にて１／４倍したデータ、即ち「１／４（KB−KA）＝
ΔK」がラツチされることになる。そして、この
データΔKはレジスタ２０に次のクロツクφ2の到
来時まで保持されることになる。そして、このデ
ータΔKは加算器２１にてレジスタ１８出力、即
ちKAと加算され、次のクロツクφ1（第４図ａ参
照）のタイミングで、レジスタ１８にラツチさ
れ、このデータ「KA＋ΔK」が第４図ｅに示す如
く係数Ｋのデータとして乗算器１０に供給される
ことになる。第４図ｆはその出力の様子を示した
ものである。そして、次のクロツクφ1のタイミ
ングにて加算器２１の出力「（KA＋ΔK）＋ΔK＝
KA＋2ΔK」がレジスタ１８にラツチされ、その
結果係数Ｋのデータとして「KA＋2ΔK」が第４
図ｅ，ｆに示す如く出力されることになる。この
ようにして、次のクロツクφ1のタイミングでは、
係数Ｋとして「KA＋3ΔK」、その次のクロツクφ1
のタイミングで「KA＋4ΔK＝KB」が供給され
る。その結果、係数Ｋとしては、KAの値から、
順次ΔKだけ階段状に補間されて、KBの値にな
り、なめらかに変化することになる。 In that case, if we focus on the coefficient K, the registers 16 and 18 in Fig. 3 will have data of K B and data of K A , respectively, as shown in c and e of Fig. 4, and at that point In this case, the contents of the register 20 are "0" because "1/4 (K A - K A ) = 0" as shown in Fig. 4 d, but the next clock φ 2 (see Fig. 4 b)
, the shift circuit 1 is inputted via the subtracter 17.
The data multiplied by 1/4 in step 9, ie, "1/4 (K B - K A ) = ΔK" will be latched. This data ΔK is held in the register 20 until the arrival of the next clock φ2 . Then, this data ΔK is added to the output of the register 18, that is, K A in the adder 21, and is latched in the register 18 at the timing of the next clock φ 1 (see FIG. 4a), and this data ``K A + ΔK '' is supplied to the multiplier 10 as data of the coefficient K, as shown in FIG. 4e. FIG. 4f shows the output state. Then, at the timing of the next clock φ1 , the output of the adder 21 "(K A + ΔK) + ΔK =
K A +2ΔK” is latched in the register 18, and as a result, “K A +2ΔK” is the fourth coefficient K data.
The output will be as shown in Figures e and f. In this way, at the next clock φ1 timing,
"K A +3ΔK" as the coefficient K, and the next clock φ 1
“K A +4ΔK=K B ” is supplied at the timing of . As a result, the coefficient K is calculated from the value of K A.
The value is sequentially interpolated stepwise by ΔK, resulting in the value of K B , which changes smoothly.
その際、他の補間回路１１〜１４も同様動作を
する為、他の全ての係数a1，a2，b1，b2も上記係
数Ｋと同様にa1A，a2A，b1A，b2Aからa1B，a2B，
b1B，b2Bに階段状に補間されてなめらかに変化を
することになる。 At that time, since the other interpolation circuits 11 to 14 operate in the same way, all other coefficients a 1 , a 2 , b 1 , b 2 are also a 1A , a 2A , b 1A , b in the same way as the coefficient K above. 2A to a 1B , a 2B ,
It is interpolated stepwise to b 1B and b 2B , resulting in a smooth change.
そして、係数の切換が終了すると、例えば第３
図に於て、レジスタ２０にはデータ「１／４（KB−
KB）＝０」が記憶される為、補間動作は行われ
ず、従つて係数はその状態を保持することにな
る。 Then, when the coefficient switching is completed, for example, the third
In the figure, since data "1/4 (K B - K B )=0" is stored in the register 20, no interpolation operation is performed, and therefore the coefficients maintain their state.
尚、上記実施例では、補間回路１１〜１５に於
て、係数差を22（＝４）等分した制御データを作
成し、４段階にわけて補間をしたが、一般には係
数差を2n（ｎ；自然数）等分して、（具体的には係
数差をｎビツト右シフトさせることにより行う。）
2n段階にわけて補間を行うようにしても良く、ま
た、この補間回路１１〜１５に於て、係数差を不
均等に分配する分配手段を備えるようにして、順
次不均等に補間し、切換前から切換後の係数にな
めらかに変化させることも出来る。例えば、切換
前の係数をKA、切換後の係数をKB、係数差を
ΔKとし、制御データをΔKの23（＝８）等分した
ΔK／８として、KAにΔK／８の４倍を加算した
値を最初の補間係数K1とし、ΔK／８の２倍をK1
に加算した値を次の補間係数K2とし、ΔK／８の
１倍をK2に加算した値を次の補間係数K3として
係数差ΔKを不均等に分配することにより、切換
前から切換後の係数になめらかに変化させること
が可能となる。 In the above embodiment, the interpolation circuits 11 to 15 created control data in which the coefficient difference was divided into 2 2 (=4) equal parts, and the interpolation was performed in 4 stages, but in general, the coefficient difference was divided into 2 Divide into n (n: natural number) equal parts (specifically, by shifting the coefficient difference by n bits to the right).
2. The interpolation may be performed in n stages, and the interpolation circuits 11 to 15 may be provided with distribution means for distributing the coefficient differences unevenly, so that the interpolation is sequentially carried out unevenly, It is also possible to smoothly change the coefficient from before switching to the coefficient after switching. For example, if the coefficient before switching is K A , the coefficient after switching is K B , and the coefficient difference is ΔK, then the control data is divided into 2 3 (=8) equal parts of ΔK as ΔK/8, and then K A is divided by ΔK/8. The value obtained by adding 4 times is the first interpolation coefficient K 1 , and the value twice ΔK/8 is K 1
The value added to K2 is the next interpolation coefficient, and the value added to K2 is the next interpolation coefficient K3 . By distributing the coefficient difference ΔK unevenly, switching can be performed even before switching. It becomes possible to smoothly change the coefficient to the later coefficient.
更に、上記実施例では、切換前の係数に対し、
係数差を分配した所定データを順次加算して補間
を行うようにしたが、切換後の係数から係数差に
基く制御データを減算する（最初は係数差そのも
の、そして最終的には０を減算する。）ようにし
て、補間を行うようにすることも出来る。例え
ば、切換前の係数をKA、切換後のデイジタルフ
イルタをKB、係数差をΔKとし、制御データを
ΔKの22（＝４）等分したΔK／４として、切換後
の係数KBからΔKを減算した値（＝KB−ΔK＝
KA）を最初の補間係数K1とし、KBからΔK／４
の３倍を減算した値（＝KB−ΔK／４×３）を次の
補間係数K2とし、KBからΔK／４の２倍を減算し
た値（＝KB−ΔK／４×２）を次の補間係数K3とし、
KBからΔK／４の１倍を減算した値（＝KB−
ΔK／４）を次の補間係数K4としてもよい。 Furthermore, in the above embodiment, for the coefficient before switching,
Interpolation is performed by sequentially adding predetermined data distributed by the coefficient difference, but the control data based on the coefficient difference is subtracted from the coefficient after switching (first, the coefficient difference itself is subtracted, and finally 0 is subtracted). ), it is also possible to perform interpolation. For example, if the coefficient before switching is K A , the digital filter after switching is K B , and the coefficient difference is ΔK, then the control data is divided into 2 2 (=4) equal parts of ΔK as ΔK/4, and the coefficient after switching is K B The value obtained by subtracting ΔK from (=K B −ΔK=
K A ) is the first interpolation coefficient K 1 , and K B to ΔK/4
The value obtained by subtracting 3 times ΔK/4 from K B (= K B - ΔK/4 x 3) is set as the next interpolation coefficient K 2 , and the value obtained by subtracting 2 times ΔK/4 from K B (= K B - ΔK/4 x 2 ) is the next interpolation coefficient K 3 , and the value obtained by subtracting 1 times ΔK/4 from K B (= K B −
ΔK/4) may be used as the next interpolation coefficient K4 .
加えて、上記実施例は２次／２次のIIRデイジ
タルフイルタにつき説明したが、高次のデイジタ
ルフイルタに本発明を適用することは可能であ
り、また、伝達関数の所定係数を他の係数で近似
する等した場合も、同様に本発明を適用出来るこ
とは勿論であり、その他各種特性を有するデイジ
タルフイルタに本発明を適用することが可能であ
る。 In addition, although the above embodiment has been described with respect to a second-order/second-order IIR digital filter, it is possible to apply the present invention to a higher-order digital filter, and the predetermined coefficient of the transfer function may be replaced with another coefficient. Of course, the present invention can be similarly applied to cases where approximation is made, and the present invention can also be applied to digital filters having various other characteristics.
その他、本発明の要旨を逸脱しない範囲で種々
変形応用可能であることは勿論である。 It goes without saying that various other modifications and applications can be made without departing from the gist of the present invention.
この発明は、以上詳述した如く、予め伝達関数
の係数を記憶し、この係数の切換により特性を可
変としたデイジタルフイルタ装置において、特性
が切換えられた際に、切換前の係数から切換後の
係数へ補間を行うことにより係数のなめらかな変
化を可能とした為、上記係数を記憶する記憶手段
例えば、ROMの容量を少ならしめることが可能
とあり、デイジタルフイルタ装置を集積化する上
で非常に有効となり、また、このデイジタルフイ
ルタ装置を電子楽器あるいは各種音響機器に適用
した場合は、特性の切換時も聴覚上なめらかに出
力音が変化することにより、切換時の不自然さあ
るいは不快な雑音の出力が解消されることになる
等、非常に有効である。 As described in detail above, in a digital filter device in which the coefficients of a transfer function are stored in advance and the characteristics are varied by switching the coefficients, when the characteristics are switched, the coefficients before switching change from the coefficients after switching. By performing interpolation on the coefficients, smooth changes in the coefficients are made possible, which makes it possible to reduce the capacity of the storage means for storing the coefficients, such as ROM, which is extremely useful for integrating digital filter devices. Furthermore, when this digital filter device is applied to electronic musical instruments or various types of audio equipment, the output sound changes audibly smoothly even when switching characteristics, thereby eliminating unnaturalness or unpleasant noise when switching. This is very effective as it eliminates the output of
第１図は従来のデイジタルフイルタ装置の回路
構成を示す図、第２図は本発明の一実施例を示す
デイジタルフイルタ装置の回路構成図、第３図は
第２図の要部構成図、第４図は、本実施例の動作
を説明する為の図である。
１，２…加算器、３，７…遅延回路、４，５，
８，９，１０…乗算器、６…ROM、１１〜１５
…補間回路、１７…減算器、１９…シフト回路、
２１…加算器。
FIG. 1 is a diagram showing the circuit configuration of a conventional digital filter device, FIG. 2 is a circuit diagram of a digital filter device showing an embodiment of the present invention, and FIG. 3 is a diagram showing the main part configuration of FIG. FIG. 4 is a diagram for explaining the operation of this embodiment. 1, 2... Adder, 3, 7... Delay circuit, 4, 5,
8, 9, 10... Multiplier, 6... ROM, 11 to 15
...Interpolation circuit, 17...Subtractor, 19...Shift circuit,
21... Adder.
Claims (1)
オフ周波数に応じて上記係数を切換えることによ
り特性を可変としたデイジタルフイルタ装置に於
て、 少なくとも上記係数の切換の際、切換前の係数
と切換後の係数の差を算出する第１の演算論理手
段と、 該第１の演算論理手段により算出された係数差
から制御データを算出する第２の演算論理手段
と、 該第２の演算論理手段により算出された制御デ
ータをもとにして、上記切換前の係数に順次加算
処理を行なうかあるいは上記切換後の係数に順次
減算処理を行なうことにより、上記係数の切換の
際の過渡的な係数を順次算出する第３の演算論理
手段とを具備したことを特徴とするデイジタルフ
イルタ装置。 ２ 上記第２の演算論理手段は上記係数差をシフ
ト操作することにより上記係数差を2n（ｎ；自然
数）等分した制御データを生成するシフト手段を
備え、 上記第３の演算論理手段は上記制御データをも
とにして上記切換前の係数に順次加算処理を行な
うことにより、上記係数の切換の際の過渡的な係
数を順次算出することを特徴とする特許請求の範
囲第１項記載のデイジタルフイルタ装置。 ３ 上記デイジタルフイルタ装置は上記伝達関数
の係数の個数に対応して、上記第１乃至第３の演
算論理手段を複数組備えたことを特徴とする特許
請求の範囲第１項または第２項記載のデイジタル
フイルタ装置。[Scope of Claims] 1. In a digital filter device in which coefficients of a transfer function are stored in advance and characteristics are varied by switching the coefficients according to a desired cutoff frequency, at least when switching the coefficients, switching is performed. a first arithmetic logic means for calculating the difference between the previous coefficient and the coefficient after switching; a second arithmetic logic means for calculating control data from the coefficient difference calculated by the first arithmetic logic means; Based on the control data calculated by the arithmetic and logic means of 2, by sequentially adding to the coefficients before switching or sequentially subtracting the coefficients after switching, a third arithmetic logic means for sequentially calculating transient coefficients of the digital filter device. 2. The second arithmetic logic means includes a shift means for generating control data obtained by equally dividing the coefficient difference by 2 n (n: a natural number) by performing a shift operation on the coefficient difference, and the third arithmetic logic means Claim 1, characterized in that transient coefficients at the time of switching of the coefficients are sequentially calculated by sequentially adding processing to the coefficients before the switching based on the control data. digital filter device. 3. According to claim 1 or 2, the digital filter device comprises a plurality of sets of the first to third arithmetic logic means corresponding to the number of coefficients of the transfer function. digital filter device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7601080A JPS572116A (en) | 1980-06-05 | 1980-06-05 | Digital filter device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7601080A JPS572116A (en) | 1980-06-05 | 1980-06-05 | Digital filter device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS572116A JPS572116A (en) | 1982-01-07 |
| JPS6336577B2 true JPS6336577B2 (en) | 1988-07-20 |
Family
ID=13592841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7601080A Granted JPS572116A (en) | 1980-06-05 | 1980-06-05 | Digital filter device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS572116A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014204213A (en) * | 2013-04-03 | 2014-10-27 | パイオニア株式会社 | Digital filter and filter characteristic modification method |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2592443B2 (en) * | 1985-07-10 | 1997-03-19 | カシオ計算機株式会社 | Filter device |
| JPS62179211A (en) * | 1986-02-03 | 1987-08-06 | Victor Co Of Japan Ltd | Digital graphic equalizer |
| JPH0754432B2 (en) * | 1986-12-30 | 1995-06-07 | ヤマハ株式会社 | Music signal generator |
| JPH01300712A (en) * | 1988-05-30 | 1989-12-05 | Sony Corp | Frequency characteristic control circuit |
| JP2708037B2 (en) * | 1996-05-20 | 1998-02-04 | ヤマハ株式会社 | Music signal generator |
-
1980
- 1980-06-05 JP JP7601080A patent/JPS572116A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014204213A (en) * | 2013-04-03 | 2014-10-27 | パイオニア株式会社 | Digital filter and filter characteristic modification method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS572116A (en) | 1982-01-07 |
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