JPS63310022A - 演算処理装置 - Google Patents
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- JPS63310022A JPS63310022A JP62145565A JP14556587A JPS63310022A JP S63310022 A JPS63310022 A JP S63310022A JP 62145565 A JP62145565 A JP 62145565A JP 14556587 A JP14556587 A JP 14556587A JP S63310022 A JPS63310022 A JP S63310022A
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 238000007792 addition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- 230000001131 transforming effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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-
- G—PHYSICS
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- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、算術演算装置に係り、特に内部演算に減算を
具え、LSI化に好適な高速演算処理装置に関する。
具え、LSI化に好適な高速演算処理装置に関する。
従来の技術
従来の技術では、減算における絶対値出力を求めるには
、第2図のような回路が用いられていた。
、第2図のような回路が用いられていた。
第2図において200は減算器、210は反転器、22
0は加算器、230は選択回路である。減算器2oOで
用いられる高速減算器については、桁上げ先見等の方法
がある。この桁上げ先見の方法を用いた減算器では、n
ビットの減算において、第(i−j)ビット目から第i
ビット目の(j+1)ビットの減算(ただし、n≧i≧
jとする)について、第(i−j−1)ビット目から第
(i−j)ビット目にボロー(桁借り、以下ボローと略
す)が生じない場合に、第iビット目から第(i+1)
i−j、i 、 ビット目にボローが生じる条件I と、 第(i−
j−1)ビット目から第(i−j)ビット目にボローが
生じる場合に、第iビット目から第(i+1)ビット目
にボローが生じる条件工”]−”を求めることにより、
第(l−コー1)ビット目からのボローから第(i+1
)ビット目の減算結果を計算することができる。減算結
果の絶対値を出力する場合には、減算結果が正の時は減
算結果をそのまま出力し、結果が負である場合の絶対値
を求めるには、第2図の反転器210によシ全ビットを
反転し、1を加算するために加算器220を付加するこ
とで、減算結果の絶対値を求めることができる。
0は加算器、230は選択回路である。減算器2oOで
用いられる高速減算器については、桁上げ先見等の方法
がある。この桁上げ先見の方法を用いた減算器では、n
ビットの減算において、第(i−j)ビット目から第i
ビット目の(j+1)ビットの減算(ただし、n≧i≧
jとする)について、第(i−j−1)ビット目から第
(i−j)ビット目にボロー(桁借り、以下ボローと略
す)が生じない場合に、第iビット目から第(i+1)
i−j、i 、 ビット目にボローが生じる条件I と、 第(i−
j−1)ビット目から第(i−j)ビット目にボローが
生じる場合に、第iビット目から第(i+1)ビット目
にボローが生じる条件工”]−”を求めることにより、
第(l−コー1)ビット目からのボローから第(i+1
)ビット目の減算結果を計算することができる。減算結
果の絶対値を出力する場合には、減算結果が正の時は減
算結果をそのまま出力し、結果が負である場合の絶対値
を求めるには、第2図の反転器210によシ全ビットを
反転し、1を加算するために加算器220を付加するこ
とで、減算結果の絶対値を求めることができる。
発明が解決しようとする問題点
上記従来技術では、減算結果が正である場合には高速に
減算結果が出力されるが、減算結果が負である場合には
、2の補数を計算する回路が必要となるため、減算結果
が負である場合は出力が遅くなシ、回路構成も複雑とな
る等の問題点がある。
減算結果が出力されるが、減算結果が負である場合には
、2の補数を計算する回路が必要となるため、減算結果
が負である場合は出力が遅くなシ、回路構成も複雑とな
る等の問題点がある。
本発明の目的は、このような従来の問題点を改善し、減
算器に簡単な回路を内蔵することによシ、減算結果が正
の場合はその結果を出力し、減算結果が負のときには、
減算結果の2の補数、すなわち減算結果の絶対値を同時
に計算し、結果を出力することにより、高速な演算処理
装置を提供することにある。
算器に簡単な回路を内蔵することによシ、減算結果が正
の場合はその結果を出力し、減算結果が負のときには、
減算結果の2の補数、すなわち減算結果の絶対値を同時
に計算し、結果を出力することにより、高速な演算処理
装置を提供することにある。
問題点を解決するだめの手段
本発明は、被減数から減数を引く減算手段と、被減数か
ら(被減数+1)を引きこの演算結果を反転する減算反
転手段と、前記減算手段による結果の上位あふれの値に
よりこの減算手段あるいは前記減算反転手段の結果を選
択して出力する出力手段とを有し、前記減算手段と前記
減算反転手段を同時に実行しこの結果が正である場合に
は前記減算手段の結果の出力を、負である場合には前記
減算反転手段の結果の出力を、前記出力手段を用いて出
力することを特徴とする演算処理装置である。
ら(被減数+1)を引きこの演算結果を反転する減算反
転手段と、前記減算手段による結果の上位あふれの値に
よりこの減算手段あるいは前記減算反転手段の結果を選
択して出力する出力手段とを有し、前記減算手段と前記
減算反転手段を同時に実行しこの結果が正である場合に
は前記減算手段の結果の出力を、負である場合には前記
減算反転手段の結果の出力を、前記出力手段を用いて出
力することを特徴とする演算処理装置である。
作用
まず、前記第1の手段を用いて減算を行ない、これによ
り減算結果が正である場合の減算結果を求める。同時に
、前記第2の手段を用いた減算により、減算結果が負で
ある場合における減算結果の2の補数形式を生成する。
り減算結果が正である場合の減算結果を求める。同時に
、前記第2の手段を用いた減算により、減算結果が負で
ある場合における減算結果の2の補数形式を生成する。
この第1の減算手段及び第2の手段で得られた結果に対
し、第3の手段を用いて、減算結果が正である場合には
前記第1の手段の結果を出力し、減算結果が負である場
合には前記第2の手段による結果を出力することによっ
て、減算結果の絶対値を出力させることができる。
し、第3の手段を用いて、減算結果が正である場合には
前記第1の手段の結果を出力し、減算結果が負である場
合には前記第2の手段による結果を出力することによっ
て、減算結果の絶対値を出力させることができる。
また、前記第2の手段を行なう回路は、第1の手段を行
なう減算回路に簡単な構成の回路を付加することにより
実現することができるため、回路素子数は従来例のよう
な減算結果が負であった場合に結果の2の補数を計算す
る手段と比較して、大幅に少なくすることができる。
なう減算回路に簡単な構成の回路を付加することにより
実現することができるため、回路素子数は従来例のよう
な減算結果が負であった場合に結果の2の補数を計算す
る手段と比較して、大幅に少なくすることができる。
実施例
以下、本発明の一実施例を説明する。
第1図は、本発明の回路構成を示したブロック図で、1
00は被減数X−減数Yの減算と、被減数X−(減数Y
+1)の減算を行なう減算器である。110は、減算器
100からの2つの減算結果を、減算器100の上位あ
ふれ信号を用いて減算結果の絶対値出力を行なう選択回
路である。
00は被減数X−減数Yの減算と、被減数X−(減数Y
+1)の減算を行なう減算器である。110は、減算器
100からの2つの減算結果を、減算器100の上位あ
ふれ信号を用いて減算結果の絶対値出力を行なう選択回
路である。
次に本発明の一実施例の桁上げ伝搬生成発生回路につい
て説明する。
て説明する。
まず、桁上げ先見の方法を用いたnビットの減算を行な
う場合の、1ビツト目における真理値表を表1に示す。
う場合の、1ビツト目における真理値表を表1に示す。
表1
ここで、iビット目の被減数をXi (0≦1(n)、
減数をYi(0≦i≦n)、結果を81(0≦i≦n)
、1ビツト目に生じるボローをBi(0≦1(n)とす
る。
減数をYi(0≦i≦n)、結果を81(0≦i≦n)
、1ビツト目に生じるボローをBi(0≦1(n)とす
る。
(i−1)ビア ト目からのポローのない場合にiビッ
ト目にポローが生じる条件を示す桁上げ生成関数工、は
表1より次式で示される。
ト目にポローが生じる条件を示す桁上げ生成関数工、は
表1より次式で示される。
I、 : Xi、 Yi・、、−・−・・・(1)(i
−1)ビット目からのポローがある場合にiビット目に
ポローが生じる条件を示す桁上げ伝搬関数工、は、表1
より次式で示される。
−1)ビット目からのポローがある場合にiビット目に
ポローが生じる条件を示す桁上げ伝搬関数工、は、表1
より次式で示される。
工p=x工+Yi′ ・・・・・・・・・(2)また
、(i−1)ビット目からのポローのない場合ににビッ
ト目(l≦3≦に≦n)にポローがi、に 生じる条件を示す桁上げ生成関数工、 は、次式%式% 同様に、(i−1)ビット目からのポローのある場合に
おいて、kビット目にポローが生じる条k 件を示す桁上げ伝搬関数工、° は、次式で示される
。
、(i−1)ビット目からのポローのない場合ににビッ
ト目(l≦3≦に≦n)にポローがi、に 生じる条件を示す桁上げ生成関数工、 は、次式%式% 同様に、(i−1)ビット目からのポローのある場合に
おいて、kビット目にポローが生じる条k 件を示す桁上げ伝搬関数工、° は、次式で示される
。
Ii、に=工i、j−1j、に
、 、 ・I、 ・・・・・・・・・(4)以上
の式及び表1より、jビット目のポローBiは次式で示
される。
の式及び表1より、jビット目のポローBiは次式で示
される。
Bj=Iン”B1−1・X閤′j ・・・曲・・
(6)表1より、jビット目の減算結果−3jは次式で
示される。
(6)表1より、jビット目の減算結果−3jは次式で
示される。
53=(X、 e)Yj)、B、−、+(Xj■Yj)
−85−。
−85−。
=Xj■Y3■Bj−101,−6−0−6@)(6)
式及び(6)式より、 Sj =xj 鴫■(”A”−”B1−1・”p”−’
) −・−・・(7)(7)式より、jビット目の減算
結果は、(i−1)とにより求まることがわかる。工F
I ” 、 福)3−’は、入力されるデータによシ計
算できるため、(i−1)ビット目のポローを計算する
ことにより、jビット目の減算結果及びポローを計算す
ることができる。
式及び(6)式より、 Sj =xj 鴫■(”A”−”B1−1・”p”−’
) −・−・・(7)(7)式より、jビット目の減算
結果は、(i−1)とにより求まることがわかる。工F
I ” 、 福)3−’は、入力されるデータによシ計
算できるため、(i−1)ビット目のポローを計算する
ことにより、jビット目の減算結果及びポローを計算す
ることができる。
(1式において、i=oのときについて考えると、’;
2=XjeYje (xH”−’十B−1−福′j−’
)・−・・−(a)(8)式は、B==Oのときには
、(被減数−減数)の結果を示しており、B、=1のと
きには、(被減数)−(減数+1)の結果であることを
示している。
2=XjeYje (xH”−’十B−1−福′j−’
)・−・・−(a)(8)式は、B==Oのときには
、(被減数−減数)の結果を示しており、B、=1のと
きには、(被減数)−(減数+1)の結果であることを
示している。
ここで、nビットの2進数ムを2の補数で表わすと、
(9)式を変形すると、
から、
これより、
ここで、&n・・・・・・&0は2進数ムの各ビットの
値であり、(13)式は、−(ム+1)が、ムの全ビッ
トの否定で表わされることを示している。
値であり、(13)式は、−(ム+1)が、ムの全ビッ
トの否定で表わされることを示している。
減算結果(X−Y)(7)2(D補数は、(X −Y、
)+1であるから、(13)式を用いて、 (X−Y)+1=−((X−Y)+1)+1=−(X−
Y) =−((X−(Y+1))+1,1 (14)式により、減数結果(X−Y)の2の補数は、
X−(Y+1)の結果を反転したものと等しいことがわ
かる。
)+1であるから、(13)式を用いて、 (X−Y)+1=−((X−Y)+1)+1=−(X−
Y) =−((X−(Y+1))+1,1 (14)式により、減数結果(X−Y)の2の補数は、
X−(Y+1)の結果を反転したものと等しいことがわ
かる。
また、(8)式よシ、B、=oのときのjビット目の減
算結果Sjoは、(16)式で示される。
算結果Sjoは、(16)式で示される。
Sj o= Xj eYj e Iン” −・・・
・・=・(15)B−7=1 のときのjビット目の減
算結果Sj、は、(16)式で示される。
・・=・(15)B−7=1 のときのjビット目の減
算結果Sj、は、(16)式で示される。
sj、= Xl e yj e(IO,−+4と’ )
=・==・(16)ここで、B−1=Oの場合という
のは、減算結果(X−Y)にほかならない。
=・==・(16)ここで、B−1=Oの場合という
のは、減算結果(X−Y)にほかならない。
また、(14)式における式(X−(Y+1))は、(
8)式においてg−、=1としたときの減算結果、すな
わち(16)式にほかならない。これより、減算結果の
2の補数は、(16)式Sj、の全ビットを論1反転し
た形で与えられる。そして、(16)式のSj、の全ビ
ットを論理反転した値というのは、(16)式における
排他的OR回路を排他的NOR回路に置き換えれば実現
することが可能であり、これは回路の追加なしに容易に
行なうことができる。
8)式においてg−、=1としたときの減算結果、すな
わち(16)式にほかならない。これより、減算結果の
2の補数は、(16)式Sj、の全ビットを論1反転し
た形で与えられる。そして、(16)式のSj、の全ビ
ットを論理反転した値というのは、(16)式における
排他的OR回路を排他的NOR回路に置き換えれば実現
することが可能であり、これは回路の追加なしに容易に
行なうことができる。
そして、減算結果が正の場合、最上位ビットでのボロー
Bnは0であシ、減算結果が負である場合には、Bnは
1となるため、最上位ビットのポローを用いて、減算結
果が正である場合には(16)式の値を選択し、減算結
果が負である場合には(16)式の結果を論理反転した
値を選択して出力することによシ、減算結果の絶対値を
容易に、かつ高速に出力させることが可能となる。
Bnは0であシ、減算結果が負である場合には、Bnは
1となるため、最上位ビットのポローを用いて、減算結
果が正である場合には(16)式の値を選択し、減算結
果が負である場合には(16)式の結果を論理反転した
値を選択して出力することによシ、減算結果の絶対値を
容易に、かつ高速に出力させることが可能となる。
第3図は、本発明の一実施例を4ビツトの減算器に適用
した場合のCMOS論理回路図である。
した場合のCMOS論理回路図である。
第3図において、300,304,308,312゜3
18.319,331,335はインバータ回路、30
1.305,309,313,316゜320.341
はNOR回路、302,306゜310.314,33
3,338,344はNAND回路、303,307,
311,316,317゜330は0R−NAND回路
、332,334゜345.346,347,348は
ムN D −NOR回路であり、350は桁上げ伝搬生
成発生回路である。
18.319,331,335はインバータ回路、30
1.305,309,313,316゜320.341
はNOR回路、302,306゜310.314,33
3,338,344はNAND回路、303,307,
311,316,317゜330は0R−NAND回路
、332,334゜345.346,347,348は
ムN D −NOR回路であり、350は桁上げ伝搬生
成発生回路である。
また、ゲート300と301及び304と305及び3
08と309及び312に3−13の出力は工 (2)式におケル工、の論理反転を表わす。
08と309及び312に3−13の出力は工 (2)式におケル工、の論理反転を表わす。
ゲート300と302及び304と306及び308と
310及び312と314の出力は(1)式における工
、の論理反転を表わす。
310及び312と314の出力は(1)式における工
、の論理反転を表わす。
ゲート302と303及び306と307及び310と
311及び314と315の出力は、各ピットのポロー
のない場合の減算結果の論理反転を示す。
311及び314と315の出力は、各ピットのポロー
のない場合の減算結果の論理反転を示す。
ゲート316,318,320,333の出力i、に
は、(4)式における工、あるいは、その論理反転11
を示しておシ、ゲート317,319,330゜332
.334の出力は、(3)式におけるIH□にあるいは
その論理反転IFk を示している。
を示しておシ、ゲート317,319,330゜332
.334の出力は、(3)式におけるIH□にあるいは
その論理反転IFk を示している。
ゲート336,339,342の出力は、(15)式で
示されるボローのない場合の減算結果の論理反転Sjo
である。
示されるボローのない場合の減算結果の論理反転Sjo
である。
ゲート338,341.344の出力は、(16)式で
示されている工K“j−1+工0.j−+の演算結果あ
るい337.340,343の出力は、(16)式に示
されるSjlの論理反転Sj、である。
示されている工K“j−1+工0.j−+の演算結果あ
るい337.340,343の出力は、(16)式に示
されるSjlの論理反転Sj、である。
ゲート331の出力は、(7)式よシ、j=oとおいた
場合にほかならない。
場合にほかならない。
ゲート345,346,347,348は絶対値出力の
選択回路であり、上位あふれ信号であるゲート332の
出力及びその反転信号であるゲート335の出力信号に
よシ、減算結果の絶対値が選択されて出力される。
選択回路であり、上位あふれ信号であるゲート332の
出力及びその反転信号であるゲート335の出力信号に
よシ、減算結果の絶対値が選択されて出力される。
以上説明した回路は、本発明の一実施例であシ、他の論
理組み合わせによっても実現できる。また、以上の説明
では、0M03回路について説明したが、NMO3回路
やバイポーラ回路等についても同様に構成することがで
きる。
理組み合わせによっても実現できる。また、以上の説明
では、0M03回路について説明したが、NMO3回路
やバイポーラ回路等についても同様に構成することがで
きる。
本実施例によれば、減算回路に簡単な回路を追加するこ
とによシ、減算結果と、減算結果の2の補数値を同時に
生成させることができ、選択回路を用いることにより、
減算結果の絶対値を容易に、かつ、高速に生成できる等
の効果がある。
とによシ、減算結果と、減算結果の2の補数値を同時に
生成させることができ、選択回路を用いることにより、
減算結果の絶対値を容易に、かつ、高速に生成できる等
の効果がある。
発明の効果
本発明によれば、減算回路に簡単な回路を付加すること
により、減算結果と減算結果の2の補数を同時に生成す
ることができるので、 (1)演算処理装置の素子数が削減でき、(2)演算処
理装置の高速化が図れ、 (3)回路構成を簡単化することができる、等の効果が
ある。
により、減算結果と減算結果の2の補数を同時に生成す
ることができるので、 (1)演算処理装置の素子数が削減でき、(2)演算処
理装置の高速化が図れ、 (3)回路構成を簡単化することができる、等の効果が
ある。
第1図は、本発明の回路構成を示したブロック図、第2
図は、従来の方法における回路構成を示したブロック図
、第3図は、本発明の一実施例を適用したCMOS論理
回路図である。 100・・・・・・減算器、110・・・・・・選択回
路、200・・・・・・減算器、210・・・・・・反
転器、230・・・・・・選択回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 /X−工l 飄4[S百遍(の(色対肩l第2図
図は、従来の方法における回路構成を示したブロック図
、第3図は、本発明の一実施例を適用したCMOS論理
回路図である。 100・・・・・・減算器、110・・・・・・選択回
路、200・・・・・・減算器、210・・・・・・反
転器、230・・・・・・選択回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 /X−工l 飄4[S百遍(の(色対肩l第2図
Claims (2)
- (1)被減数から減数を引く減算手段と、被減数から(
被減数+1)を引きこの演算結果を反転する減算反転手
段と、前記減算手段による結果の上位あふれの値により
この減算手段あるいは前記減算反転手段の結果を選択し
て出力する出力手段とを有し、前記減算手段と前記減算
反転手段を同時に実行しこの結果が正である場合には前
記減算手段の結果の出力を、負である場合には前記減算
反転手段の結果の出力を、前記出力手段を用いて出力す
ることを特徴とする演算処理装置。 - (2)減算手段と減算反転手段とが同一の桁上げ伝搬生
成発生回路により達成されることを特徴とする特許請求
の範囲第1項記載の演算処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62145565A JPH083788B2 (ja) | 1987-06-11 | 1987-06-11 | 演算処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62145565A JPH083788B2 (ja) | 1987-06-11 | 1987-06-11 | 演算処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63310022A true JPS63310022A (ja) | 1988-12-19 |
JPH083788B2 JPH083788B2 (ja) | 1996-01-17 |
Family
ID=15388071
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62145565A Expired - Fee Related JPH083788B2 (ja) | 1987-06-11 | 1987-06-11 | 演算処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH083788B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0357019A (ja) * | 1989-07-26 | 1991-03-12 | Toshiba Corp | 浮動小数点データ加減算回路 |
US5148386A (en) * | 1989-06-06 | 1992-09-15 | Kabushiki Kaisha Toshiba | Adder-subtracter for signed absolute values |
-
1987
- 1987-06-11 JP JP62145565A patent/JPH083788B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5148386A (en) * | 1989-06-06 | 1992-09-15 | Kabushiki Kaisha Toshiba | Adder-subtracter for signed absolute values |
JPH0357019A (ja) * | 1989-07-26 | 1991-03-12 | Toshiba Corp | 浮動小数点データ加減算回路 |
Also Published As
Publication number | Publication date |
---|---|
JPH083788B2 (ja) | 1996-01-17 |
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LAPS | Cancellation because of no payment of annual fees |