JPS6330815B2 - - Google Patents
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- Publication number
- JPS6330815B2 JPS6330815B2 JP57130636A JP13063682A JPS6330815B2 JP S6330815 B2 JPS6330815 B2 JP S6330815B2 JP 57130636 A JP57130636 A JP 57130636A JP 13063682 A JP13063682 A JP 13063682A JP S6330815 B2 JPS6330815 B2 JP S6330815B2
- Authority
- JP
- Japan
- Prior art keywords
- analog
- digital
- output
- counter
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000006243 chemical reaction Methods 0.000 claims description 18
- 108091022873 acetoacetate decarboxylase Proteins 0.000 description 11
- 101710096655 Probable acetoacetate decarboxylase 1 Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 101100434411 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ADH1 gene Proteins 0.000 description 2
- 101150102866 adc1 gene Proteins 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
- H03M1/181—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging in feedback mode, i.e. by determining the range to be selected from one or more previous digital output values
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ・デイジタル変換装置に関
し、分解能の小さいアナログ・デイジタル変換器
に外部回路を付加して大きな分解能の変換装置を
構成することを目的とする。
し、分解能の小さいアナログ・デイジタル変換器
に外部回路を付加して大きな分解能の変換装置を
構成することを目的とする。
最近、マイクロウエーブオーブン、ルールエア
コンデイシヨナ等の家庭電化製品では、制御のた
めにマイクロコンピユータが使用される傾向にあ
る。この場合、アナログ入力信号はアナログ・デ
イジタル変換器〔以下、ADCと称す〕を介して
デイジタル変換してから処理される。しかし、高
分解能のADCは高価であるため、家庭電化製品
では制御精度を犠性にして廉価な低分解能（通
常、８ビツト）のADCが用いられているのが現
状である。
コンデイシヨナ等の家庭電化製品では、制御のた
めにマイクロコンピユータが使用される傾向にあ
る。この場合、アナログ入力信号はアナログ・デ
イジタル変換器〔以下、ADCと称す〕を介して
デイジタル変換してから処理される。しかし、高
分解能のADCは高価であるため、家庭電化製品
では制御精度を犠性にして廉価な低分解能（通
常、８ビツト）のADCが用いられているのが現
状である。
本発明は、被変換未知入力電圧から補正電圧を
差引くアナログ減算器と、このアナログ減算器の
出力電圧が未知電圧入力端子に印加されたADC
と、このADCのオーバーレンジ期間に所定繰り
返し周期のパルスを計数するカウンタと、このカ
ウンタのデイジタル計数出力をアナログ変換して
前記補正電圧とするデイジタル・アナログ変換器
とを設け、前記ADCのデイジタル変換出力を前
記被変換未知入力電圧の下位側デイジタル変換出
力とし、前記カウンタのデイジタル変換出力を前
記被変換未知入力電圧の上位側デイジタル変換出
力とする構成によつて、廉価にして高分解能のデ
イジタル変換を行うものである。
差引くアナログ減算器と、このアナログ減算器の
出力電圧が未知電圧入力端子に印加されたADC
と、このADCのオーバーレンジ期間に所定繰り
返し周期のパルスを計数するカウンタと、このカ
ウンタのデイジタル計数出力をアナログ変換して
前記補正電圧とするデイジタル・アナログ変換器
とを設け、前記ADCのデイジタル変換出力を前
記被変換未知入力電圧の下位側デイジタル変換出
力とし、前記カウンタのデイジタル変換出力を前
記被変換未知入力電圧の上位側デイジタル変換出
力とする構成によつて、廉価にして高分解能のデ
イジタル変換を行うものである。
以下、本発明の一実施例を第１図と第２図に基
づいて説明する。
づいて説明する。
１は低分解能のADCで、未知電圧入力端子に
は被変換未知入力電圧Esから補正電圧Eoをアナ
ログ減算器２で差引いた（Es−Eo）が印加され
ている。なお、このADC１にはフルスケールに
達した時に状態が“Ｌ”→“Ｈ”に反転するオー
バーレンジ出力端子３が設けられている。４は
ADC１のオーバーレンジ期間にパルス発信器５
から出力されるパルスＰを通過させるアンドゲー
ト、６はアンドゲート４出力のパルスP′を計数す
るカウンタで、ここでは説明の理解を容易にする
ため、先ず、このカウンタ６はスタート信号７が
“Ｈ”レベルの期間に計数を実行するものとして
説明する。９はカウンタ６のデイジタル計数出力
８をアナログ変換するデイジタル・アナログ変換
器〔以下、DACと称す〕で、このDAC９の変換
出力が前記アナログ減算器２の減数入力に印加さ
れて前記補正電圧Eoとして作用する。
は被変換未知入力電圧Esから補正電圧Eoをアナ
ログ減算器２で差引いた（Es−Eo）が印加され
ている。なお、このADC１にはフルスケールに
達した時に状態が“Ｌ”→“Ｈ”に反転するオー
バーレンジ出力端子３が設けられている。４は
ADC１のオーバーレンジ期間にパルス発信器５
から出力されるパルスＰを通過させるアンドゲー
ト、６はアンドゲート４出力のパルスP′を計数す
るカウンタで、ここでは説明の理解を容易にする
ため、先ず、このカウンタ６はスタート信号７が
“Ｈ”レベルの期間に計数を実行するものとして
説明する。９はカウンタ６のデイジタル計数出力
８をアナログ変換するデイジタル・アナログ変換
器〔以下、DACと称す〕で、このDAC９の変換
出力が前記アナログ減算器２の減数入力に印加さ
れて前記補正電圧Eoとして作用する。
第２図は前記カウンタ６の計数が前述のように
スタート信号が“Ｈ”レベルの期間に実行される
とした説明上の要部波形図で、ａは（Es−Eo）
の信号を示し、EFSはADC１のフルスケール入力
電圧を表わす。（Es−Eo）がADC１のフルスケ
ール入力電圧EFSを越えると第２図ｂに示すよう
にオーバーレンジ出力端子３が“Ｈ”レベルに反
転する。その後、カウンタ６のスタート信号７が
第２図ｃのように“Ｈ”レベルに反転すると、カ
ウンタ６がパルスP′の計数を実行してDAC９の
出力の前記補正電圧Eoが第２図のように増加す
る。この補正電圧Eoの増加によつて（Es−Eo）
は第２図ａの区間Ｗのように減少してフルスケー
ル入力電圧EFSに近づく。補正電圧Eoの増加〔カ
ウンタ６のカウントアツプ〕はADC１のオーバ
ーレンジ出力端子３が“Ｌ”レベルに復帰するま
で継続する。このようにしてADC１のオーバー
レンジ出力端子３が“Ｈ”レベルから“Ｌ”レベ
ルに復帰すると、ADC１のデイジタル変換出力
１０が前記被変換未知入力電圧Esに対する下位
デイジタル出力で、また前記カウンタ６のデイジ
タル計数出力８が前記被変換未知入力電圧Esに
対する上位デイジタル出力となり、ADC１単体
よりも高分解能のアナログ・デイジタル変換装置
となる。
スタート信号が“Ｈ”レベルの期間に実行される
とした説明上の要部波形図で、ａは（Es−Eo）
の信号を示し、EFSはADC１のフルスケール入力
電圧を表わす。（Es−Eo）がADC１のフルスケ
ール入力電圧EFSを越えると第２図ｂに示すよう
にオーバーレンジ出力端子３が“Ｈ”レベルに反
転する。その後、カウンタ６のスタート信号７が
第２図ｃのように“Ｈ”レベルに反転すると、カ
ウンタ６がパルスP′の計数を実行してDAC９の
出力の前記補正電圧Eoが第２図のように増加す
る。この補正電圧Eoの増加によつて（Es−Eo）
は第２図ａの区間Ｗのように減少してフルスケー
ル入力電圧EFSに近づく。補正電圧Eoの増加〔カ
ウンタ６のカウントアツプ〕はADC１のオーバ
ーレンジ出力端子３が“Ｌ”レベルに復帰するま
で継続する。このようにしてADC１のオーバー
レンジ出力端子３が“Ｈ”レベルから“Ｌ”レベ
ルに復帰すると、ADC１のデイジタル変換出力
１０が前記被変換未知入力電圧Esに対する下位
デイジタル出力で、また前記カウンタ６のデイジ
タル計数出力８が前記被変換未知入力電圧Esに
対する上位デイジタル出力となり、ADC１単体
よりも高分解能のアナログ・デイジタル変換装置
となる。
なお、カウンタ６の前記スタート信号７は、実
際は、例えばADC１の変換周期に周期したリセ
ツト信号であつて、ADC１の変換開始に際して
その都度カウンタ６の内容を零にクリアするよう
に作用して、（Es−Eo）＞EFSになるとカウンタ６
はカウントアツプして（Es−Eo）は被変換未知
入力電圧Esよりも小さくなり、ADC１ではオー
バーレンジ以内でデイジタル変換が実行される。
際は、例えばADC１の変換周期に周期したリセ
ツト信号であつて、ADC１の変換開始に際して
その都度カウンタ６の内容を零にクリアするよう
に作用して、（Es−Eo）＞EFSになるとカウンタ６
はカウントアツプして（Es−Eo）は被変換未知
入力電圧Esよりも小さくなり、ADC１ではオー
バーレンジ以内でデイジタル変換が実行される。
以上説明のように本発明によると、低分解能の
ADCのオーバーレンジによつて所定繰り返し周
期のパルスの計数を実行するカウンタを設け、こ
のカウンタの計数デイジタル出力で前記ADCへ
のアナログ電圧入力を補正すると共に、この
ADCのデイジタル出力を被変換未知入力電圧に
対する下位デイジタル出力とし、前記計数デイジ
タル出力を被変換未知入力電圧に対する上位デイ
ジタル出力とするため、複数の上位ビツトを作り
出すことができ、前記ADCよりも高分解能の変
換装置を廉価な外部回路の増設で得られるもので
ある。
ADCのオーバーレンジによつて所定繰り返し周
期のパルスの計数を実行するカウンタを設け、こ
のカウンタの計数デイジタル出力で前記ADCへ
のアナログ電圧入力を補正すると共に、この
ADCのデイジタル出力を被変換未知入力電圧に
対する下位デイジタル出力とし、前記計数デイジ
タル出力を被変換未知入力電圧に対する上位デイ
ジタル出力とするため、複数の上位ビツトを作り
出すことができ、前記ADCよりも高分解能の変
換装置を廉価な外部回路の増設で得られるもので
ある。
第１図は本発明のアナログ・デイジタル変換装
置の一実施例の構成図、第２図は第１図の動作説
明用波形図である。 １……低分解能のアナログ・デイジタル変換
器、２……アナログ減算器、３……オーバーレン
ジ出力端子、４……アンドゲート、５……パルス
発信器、６……カウンタ、８……デイジタル計数
出力、９……デイジタル・アナログ変換器、１０
……アナログ・デイジタル変換器のデイジタル変
換出力、Es……被変換未知入力電圧、Eo……補
正電圧。
置の一実施例の構成図、第２図は第１図の動作説
明用波形図である。 １……低分解能のアナログ・デイジタル変換
器、２……アナログ減算器、３……オーバーレン
ジ出力端子、４……アンドゲート、５……パルス
発信器、６……カウンタ、８……デイジタル計数
出力、９……デイジタル・アナログ変換器、１０
……アナログ・デイジタル変換器のデイジタル変
換出力、Es……被変換未知入力電圧、Eo……補
正電圧。
Claims (1)
- １ 被変換未知入力電圧から補正電圧を差引くア
ナログ減算器と、このアナログ減算器の出力電圧
が未知電圧入力端子に印加されたアナログ・デイ
ジタル変換器と、このアナログ・デイジタル変換
器のオーバーレンジ期間に所定繰り返し周期のパ
ルスを計数するカウンタと、このカウンタのデイ
ジタル計数出力をアナログ変換して前記補正電圧
とするデイジタル・アナログ変換器とを設け、前
記アナログ・デイジタル変換器のデイジタル変換
出力を前記被変換未知入力電圧の下位側デイジタ
ル変換出力とし、前記カウンタのデイジタル変換
出力を前記被変換未知入力電圧の上位側デイジタ
ル変換出力としたアナログ・デイジタル変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13063682A JPS5921125A (ja) | 1982-07-26 | 1982-07-26 | アナログ・ディジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13063682A JPS5921125A (ja) | 1982-07-26 | 1982-07-26 | アナログ・ディジタル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5921125A JPS5921125A (ja) | 1984-02-03 |
| JPS6330815B2 true JPS6330815B2 (ja) | 1988-06-21 |
Family
ID=15038985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13063682A Granted JPS5921125A (ja) | 1982-07-26 | 1982-07-26 | アナログ・ディジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921125A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0326595Y2 (ja) * | 1985-03-08 | 1991-06-10 | ||
| JPH02216916A (ja) * | 1988-11-24 | 1990-08-29 | Anarogu Debaisezu Kk | Ａ／ｄ変換回路 |
| JP6837791B2 (ja) | 2016-09-26 | 2021-03-03 | 川崎重工業株式会社 | 鞍乗型車両のフロントカウル |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440549A (en) * | 1977-09-07 | 1979-03-30 | Yasuda Denken Kk | Ad converter rated range expanding system |
| JPS5597731A (en) * | 1979-01-22 | 1980-07-25 | Hitachi Ltd | Analog-digital converter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5465655U (ja) * | 1977-10-19 | 1979-05-10 |
-
1982
- 1982-07-26 JP JP13063682A patent/JPS5921125A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440549A (en) * | 1977-09-07 | 1979-03-30 | Yasuda Denken Kk | Ad converter rated range expanding system |
| JPS5597731A (en) * | 1979-01-22 | 1980-07-25 | Hitachi Ltd | Analog-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5921125A (ja) | 1984-02-03 |
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