JPS6330654B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は入出力アドレス空間に配置される記憶
装置からなり、CPUが送出するアドレスを別の
アドレスに変換するアドレス変換装置に関する。

マイクロコンピユータの応用範囲の拡大は近年
に著しいものがある。制御分野ではすでに従来の
シーケーンサーやリレーロジツク、ランダムロジ
ツクの大半に置き換わつているし、又、家庭電化
製品等の電気機器にも大量に使用される様になつ
て来ていることは衆知の事実である。

マイクロコンピユータは、形状は小型である
が、その基本的な機能においては、より大型のコ
ンピユータと類似するものである。

したがつて、一方では、従来は汎用大型コンピ
ユータやミニコンピユータの応用分野であつた領
域にまでその応用を拡大しつつある。たとえば、
複数の使用者に同時に処理サービスを提供するこ
とを目的とする時分割処理システム（以後タイム
シエアリングシステムと呼ぶ）にマイクロコンピ
ユータを使用する場合がその例であり、すでに広
く社会に提供されている実例を見ることができ
る。

上記システムは比較的安価なマイクロコンピユ
ータシステムにより汎用大型機に匹敵するタイム
シエアリングサービスを提供することを目的とし
ており、その効果の大なることから高く評価され
ている。本発明のアドレス変換装置は上記の様な
マイクロコンピユータの利用分野で使用されるこ
とができる。

タイムシエアリングシステムにおいては、通常
多数のプログラムを補助記憶装置に格納してお
き、使用者の要求に応じて、そのつど必要なプロ
グラムを主記憶へ移して実行することが行なわれ
る。又、タイムシエアリングシステムにおいて
は、同時に使用する使用者の数や要求される処理
の内容等が時々刻々変化し、一定していないとい
う性質があり、そのため、マイクロコンピユータ
を使用したタイムシエアリングシステムにおいて
は下記の様な問題が発生する。

第１の問題点は、主記憶の容量が不足しがちで
あるということである。タイムシエアリングシス
テムにおいては、一定時間間隔ごとに処理サービ
スを受ける使用者を強制的に切り換え、すべての
使用者が平等にサービスを受けられるようにす
る。

したがつて、もし、一時には一人の使用者のプ
ログラムしか主記憶に格納して実行できないとす
ると、一定の時間の間処理を実行したプログラム
は、たとえそれが未終了であつても、いつたん補
助記憶へ退避して待ち状態にし、次にサービスを
受けるべき使用者のプログラムを主記憶に格納せ
ねばならなくなる。このため頻繁に主記憶と補助
記憶装置との間でプログラムの転送を行なう必要
が発生する。しかも、上記プログラムを転送して
いる間は、何ら処理を行なうことができないの
で、実質的にコンピユータの処理速度を低下させ
てしまう原因となる。そこで、当然のことなが
ら、同時に実行の要求のあつたプログラムは、そ
れらの全部を主記憶に格納しておくことが、コン
ピユータの効率的利用に役立つことは明白であ
る。

一方、現在安価に入手でき、大量に使用されて
いるマイクロコンピユータの扱い得るアドレスの
範囲は、16ビツト長すなわち65536個までである
ものが大半である。このアドレスの上限値は、そ
れ以上の大きさを有するプログラムは作成できな
いということを示している。しかし、コンピユー
タ応用範囲の拡大により、急速に複雑かつ巨大な
プログラムが要求されるようになつて来ている。
現に上記主記憶容量の制限により、多数のプログ
ラマがプログラムの作成に苦労しているのが実情
である。まして、上記の様なプログラムを複数個
主記憶に格納することは不可能である。

したがつて、現マイクロコンピユータの扱い得
るアドレス空間では、十分な性能を有するタイム
シエアリングシステムを、実現できない場合があ
る。

第２の問題点は、プログラムの再配置の問題で
ある。今、複数個のプログラムを同時に格納する
に十分な大きさの主記憶の容量があるものとし
て、上記問題点を考えて見る。

タイムシエアリングシステムにおいては、どの
プログラムがいつ要求されるかということは、あ
らかじめ分かつていない。しかし、システムが提
供するすべてのプログラムを常に主記憶に格納し
ておくには、莫大な主記憶量が必要となり、非合
理的であるから、要求が発生した場合とにかく主
記憶の未使用部分、すなわち他のプログラムが格
納されていない部分を探して、そこに要求された
プログラムを格納して実行せねばならない。この
ことは、タイムシエアリングシステムにおいて
は、プログラムが主記憶のどの位置に配置され実
行されるのかは実際に実行が開始されるまで確定
しないということを意味する。

一方、プログラムは、実行される時点では、言
い換えるなら、実行可能なプログラムは、プログ
ラム内に含まれるすべてのアドレスが定まつてい
なければならない。プログラム内のアドレスが定
まつているということは、すなわち主記憶に格納
される時の位置が定まつているということと等価
である。主記憶上での配置が定まつているプログ
ラムは、勝手に別の位置に格納して実行すること
は不可能である。

したがつて、タイムシエアリングシステムにお
いては、実行可能なプログラムを再配置する技術
が要求される。

かつて、プログラムが主記憶に格納される時
点、すなわち主記憶上に配置される位置が確定し
てからプログラム内のアドレスを最終的に決定す
る方式が用いられたこともあつたが、アドレスを
決定する処理に時間を要し、今日のタイムシエア
リングシステムでは実用にならない。

又、ベースレジスタを用いて論理アドレスに一
定の偏差を加算し、実記憶上でのプログラムの位
置を移動する方式も提案されたが、この方式にお
いては、プログラムを主記憶に格納する時にはそ
のプログラムと等しい大きさの連続した実記憶領
域を必要とするため、主記憶の空き領域の管理に
手数がかかり、やはり実用とはならない。

故に、上記２方式は、いずれも要求される再配
置技術の機能と性能を十分に満たすものではなか
つた。

そこで考案されたのがマツピング方式である。
この方式は、プログラムが生成する論理アドレス
をマツピング装置により主記憶の物理的アドレス
である実アドレスに変換しながら、プログラムの
実行を行なう方式であり、コンピユータに個有な
論理アドレス空間を拡大することはできないが、
主記憶領域の大きさを論理アドレスの大きさとは
独立に設定することができ、又、プログラムを動
的に再配置することも可能で、タイムシエアリン
グシステムにとつて重要な２つの機能を、同時に
満たすことのできる優れた効果を有する方式であ
る。

次に、第１図によつて、その原理を説明する。
プログラムａ１とプログラムｂ２は等しい大きさ
のページに分割されているものと考え、各ページ
に順に番号を付す。これを論理ページ番号と呼ぶ
ことにする。

又、主記憶（これは実在する記憶装置であるの
で実記憶とも呼ぶ）３も等しい大きさのページに
分割されているものと考え、各ページに順に番号
を付す。これを実ページ番号と呼ぶことにする。

マツピング装置４は、少くとも１個以上のマツ
プと呼ばれる装置で構成される。第１図には２個
のマツプＡ５，Ｂ６を示してある。各マツプＡ
５，Ｂ６は少くとも１個以上の記憶装置（以後こ
れをマツピングレジスタと呼ぶ）によつて構成さ
れ、順に番号を付す。これをマツピングレジスタ
番号と呼ぶことにする。

各プログラムａ１，ｂ２と各マツプＡ５，Ｂ６
とは１対１で対応している。プログラムａ１，ｂ
２の論理ページ番号１〜ｎ，１〜ｍは１対１でマ
ツプＡ５，Ｂ６のマツピングレジスタ番号１〜
ｎ，１〜ｍと対応している。各マツプＡ５，Ｂ６
のマツピングレジスタに保持されている値は、１
対１で実記憶３の実ページ番号と対応している。

今、プログラムａ１を実行している状態を考え
て見る。プログラムａ１が論理ページの第１ペー
ジ目を実行している時、プログラムａ１が生成す
る論理アドレスはマツピング装置４内のマツプＡ
５にアドレス情報として入力され、マツプＡ５内
のマツピングレジスタ「１」を選択する。マツピ
ングレジスタ「１」内には実ページ番号「３」が
記憶されており、この値が実アドレスとして実記
憶３へ送られ、実記憶３の第３ページを選択す
る。すなわち、プログラムａ１の第１ページを実
行するということは、実記憶３の第３ページ目に
格納されたプログラムを実行することに他ならな
い。

次に、プログラムａ１の実行が、論理ページの
第２ページ目に移つた場合、上記と同様の機構
で、マツプＡ５内のマツピングレジスタ「２」が
選択され、さらに実記憶３の第６ページ目が選択
され、そこに格納されているプログラムが実行さ
れる。

又、プログラムｂ２を実行する場合はマツプＢ
６が使用され、上記と同様の機構によつて、プロ
グラムｂ２の各論理ページと実記憶３の実ページ
との対応がつけられている。

以上述べてきたことからわかる様に、マツピン
グ装置は、論理アドレスを実アドレスに変換する
よう機能するアドレス変換装置に外ならないが、
慣例として、マツピング装置と呼ばれることの方
が多いので、本説明文中でも、マツピング装置と
いう呼称を用いることにする。

上記のマツピング装置の機構においては、必ず
論理ページと実ページとの対応がつかなければな
らないと重要な規則がある。しかし、上記規則
は、マツピングレジスタに記憶される実ページ番
号の値を正しく保つことで守ることができる。通
常この値は、システム内にあるシステム管理プロ
グラムの一部であるメモリ管理プログラムがプロ
グラムを主記憶に格納する時に、その対応づけを
行ない、正しい値をマツピングレジスタに格納す
る。したがつて、使用者は、何らマツピングレジ
スタの値を気にすることなく、プログラムを作成
可能である。

上記論理ページと実ページとの対応が守られて
いる限り、プログラムの実記憶上での配置は、実
記憶の内部にある限りどこであつても良い。

これはプログラムを主記憶上で再配置可能であ
ることを示している。したがつて、各プログラム
は、自プログラムが全論理アドレス空間を占有で
きるかの様に考えて自由に作成しても良いことに
なり、プログラムの作成上、極めて好都合な環境
を作り出す。

又、マツピングレジスタのビツト長、すなわち
実ページ番号の値の範囲は、コンピユータ個有の
論理アドレスのビツト長とは独立に設定すること
ができる。したがつて、これは実記憶の大きさを
論理アドレス空間の大きさとは独立に拡大可能で
あることを示している。まれにではあるが、この
マツピング機構を実記憶空間の縮少に用いる場合
もある。

以上述べて来たように、マツピング装置は、タ
イムシエアリングシステムに要求される２つの重
要な機能を同時に満たすことのできる優れた機構
であるが、その使用をタイムシエアリングシステ
ムのみに限定されるものではないことは当然であ
る。プログラムの再配置の目的にのみ使用するこ
とも可能であるし、又、実記憶空間を拡大する目
的でのみ使用しても良い。特に、アドレス空間の
小さなマイクロコンピユータシステムにとつて、
重要な機構である。

しかしながら、このマツピング機構も、マイク
ロコピユータシステムに使用する場合にはいくつ
かの問題点が発生する。

まず第１の問題点は、実際に実ページ番号を記
憶するマツピングレジスタが特殊なアドレス空間
を形成することに起因するものである。

マツピングレジスタに値を記憶させることがで
きなければならないことから、上記マツピングレ
ジスタも、コンピユータで扱い得るアドレス空間
内に配置されていなければならない。しかも、マ
ツピングレジスタは、マツピングを行なわない実
アドレスによつて、直接参照することが可能でな
ければならない。さもなくば、マツピングレジス
タをマツピングするマツピング装置が必要になる
という再帰的な問題となり際限がなくなる。

ゆえに、マツピング機構を使用するためには、
マツピング装置を経由せずに直接参照可能な部分
を作らねばならないし、プログラムも、マツピン
グレジスタが配置されている論理アドレス部分は
実アドレスとして扱わねばならないことになる。

したがつて、この問題は、上記特殊な空間を作
り出すためのハードウエア機構を必要とし、又、
プログラム上で、あるアドレスの範囲だけは特別
に扱うことが強いられる。

この種の機能を実現している、より大型のコン
ピユータにおいては、多少のハードウエア機構と
マイクロプログラム等を駆使して、実質的には上
記の様な問題点がコンピユータ使用者の負担とな
らないよう巧妙に回避されているが、その様な機
能を最初から持たない、すでに世の中に存在して
いるマイクロコンピユータにマツピング機構を適
用しようとした場合、具備すべきハードウエア機
構やプログラムの作成上の制限等、見すごすこと
のできない問題である。

第２の問題点は、マツピングレジスタが必要と
するアドレス空間の大きさに起因する。

通常のマイクロコンピユータが有するアドレス
である16ビツト長、すなわち65536個の全アドレ
スを、256番地ごとの区切りを１ページとしてマ
ツピングする場合を考えて見よう。この場合、
65536を256で割つた値、すなわち256個のマツピ
ングレジスタが必要になる。したがつて、100個
のプログラムを完壁にマツピングしようとする
と、総計25600個のマツピングレジスタが必要と
いうことになる。

マツピングレジスタも一種の記憶装置であるこ
とは前にも述べたが、現在、この程度の大きさの
記憶装置を作成することは、極めて容易なことで
あるが、25600個のマツピングレジスタが占有す
る25600個のアドレスが問題となる。すなわち、
マツピングレジスタが占有するアドレス部分は、
システム管理プログラムの一種のデータ領域とい
う性質を持つて、システム管理プログラムの論理
アドレス空間内に作り込まれるが、システム管理
プログラムも１個のプログラムである以上、使用
するコンピユータに個有の論理アドレス空間の範
囲を超えることはできない。したがつて、16ビツ
ト長のアドレスを持つマイクロコンピユータにお
いては、65536個のアドレスが最大であり、その
うちの25600個のマツピングレジスタで占有され
るということになると、重要なシステム管理プロ
グラムをその残りの領域に作り込まなければなら
ないことになり、これは決して無視し得ない問題
となる。

上記100個という数値は一例として述べたもの
であつて、本来、タイムシエアリングシステムに
おいてはこの種の制限がない方が望ましい。した
がつて、現想的には管理できるプログラムの数は
無制限であることが要求されるので、問題はなお
さらに深刻になる。

そこで、本発明は、プログラムのアドレス空間
を占有することなくマツピングレジスタを配置す
ることによつて、コンピユータによつて提供され
る全論理アドレスをプログラムで使用することを
可能にし、また、実記憶空間内にマツピングレジ
スタを配置するための特殊な空間を作り出すため
のハードウエア機構を極力排除することによつて
ハードウエアの使用量を減らして、製造を容易に
し、比較的、機能面において貧弱なマイクロコン
ピユータ等のコンピユータの応用範囲を拡大する
ことを目的としている。

本発明におけるマツピング装置は、入出力アド
レス空間に配置された記憶装置として実現され
る。入出力アドレス空間とは、コンピユータが入
出力動作を行なうためのアドレス空間で、主記憶
装置が配置されるアドレス空間とは分離された別
のアドレス空間であつて、通常、入出力装置を制
御するための入出力レジスタ等が配置される。し
たがつて、コンピユータは、入出力レジスタに対
してデータ転送命令を実行すれば、コンピユータ
の外部とデータの入出力を行なうことが可能であ
る。

通常、入出力アドレス空間は主記憶アドレス空
間と同じ大きさを持つので、入出力アドレス空間
を主記憶空間と分離すると、コンピユータが物理
的に参照可能なアドレス空間が２倍になるという
効果が発生する。ただし、入出力アドレス空間内
にプログラムを格納して実行することは通常は不
可能である。

コンピユータの中には、入出力アドレス空間を
分離して持たない方式のものもあるが、本発明は
入出力アドレス空間を分離して持たない方式のコ
ンピユータに適用することはできない。

通常、コンピユータは入出力アドレス空間の全
部を使用することはなく、そのごく一部しか使用
しないので、残りのアドレス空間は何も配置され
ないままになつていることが多い。そこで本発明
では、未使用の入出力アドレス空間にマツピング
レジスタを配置し、したがつて、主記憶アドレス
空間を一切使用しないものである。

上記目的を達成するために、本発明のアドレス
変換装置は、主記憶アドレス空間と入出力アドレ
ス空間の２つのアドレス空間を有するコンピユー
タにおいて、入出力アドレス空間に配置された記
憶装置を有し、CPUから送出されるアドレスと
データバスに接続され、かつCPUから送出され
る主記憶アドレス空間と入出力アドレス空間の切
り換え信号と、書き込み／読み出し切り換え信号
とに接続されて制御を受け、CPUが上記記憶装
置に配置されているアドレスを指定し、かつ入出
力アドレス空間に対する書き込み動作を指示した
場合に、データバス上の情報を取り込んで記憶
し、上記以外の他の動作条件が指定された場合に
は、CPUが送出するアドレスに対応する記憶装
置内の情報を読み出すよう構成され、上記読み出
された情報を新たに主記憶に対するアドレスとし
て用いるように構成したものであり、これによ
り、貴重なプログラム用の主記憶アドレス空間を
使用することなく、コンピユータの高度な応用に
必要不可欠なマツピング機能を実現することがで
きる効果を有する。

以下、第２図に従つて、本発明による装置の構
成と、その機能する様子を説明する。第２図は本
発明による装置を模式的に表わしたものである。
マツピング装置用記憶装置７は主記憶装置と類似
の構成を有する記憶装置であり、CPU（中央処理
装置）から送出されるCPUアドレスバス８とデ
ータバス９に接続される。ただし、読み出し動作
を行なうのか、書き込み動作を行なうのかを指示
するＲ／Ｗ制御信号線１０と転送タイミング制御
線１１とによつて制御を受けるのは主記憶装置と
同様であるが、CPUが入出力動作をIOP制御信号
線１２によつて指示し、かつＲ／Ｗ制御信号線１
０によつて書き込み動作を指定し、かつ自アドレ
スが指定された時にのみ書き込み動作を行ない、
その他のいかなる条件においても、常に読み出し
動作を行なうよう構成される点で、主記憶装置と
異なる。IOP制御信号は２つの状態を表わすこと
ができるが、１つの状態がが入出力動作を指示
し、その否定の場合は主記憶の参照を指示するも
のとする。

ここで、マツピング装置内のマツピングレジス
タに実ページ番号を書き込む場合を考えて見る。
CPUは、まず、マツピングレジスタの実アドレ
スを示すアドレス情報をCPUアドレスバス８に
送出し、同時に、入出力動作であることをIOP制
御信号線１２で、又、書き込み動作であることを
Ｒ／Ｗ制御信号線１０で示す。次に、データバス
９に実ページ番号の値を送出し、適当なタイミン
グで転送タイミング制御線１１に信号を送出し
て、データバス９上の情報をマツピングレジスタ
に書き込ませる。アドレスを変更することによつ
て、すべてのマツピングレジスタに値を書き込む
ことができる。

次に、主記憶を参照する場合について考えて見
る。CPUは、まず、CPUアドレスバス８に参照
すべき主記憶に対する論理アドレスを送出する。
上記アドレスは、マツピング装置内のマツピング
レジスタの１つを選択するためのアドレスとし
て、マツピング装置に入力されるとともに、
ANDゲート１３に到達する。この時、マツピン
グ装置は、メモリ参照動作中であるので読み出し
状態になつており、したがつて、選択されたマツ
ピングレジスタの内容が読み出されて、ANDゲ
ート１４に伝達される。ゲート１３と１４は、
IOP制御信号線１２によつてその開閉を制御され
ているが、今の場合、メモリ参照動作を示す信
号、すなわち入出力動作を示す信号の否定が出力
されているので、結局、IOP信号の否定信号で選
択される様構成されている。ゲート１４が開か
れ、ゲート１４を通過した情報がORゲート１５
を通つてアドレスバス１６に送出されることにな
る。すなわち、CPUから送出された論理アドレ
スがマツピングレジスタ内の値によつて置き換え
られ、実アドレスを示すアドレス情報となつたわ
けである。

入出力アドレス空間を参照する場合は、上記と
は逆に、ゲート１３が開き、ゲート１３を通過し
た情報がゲート１５を通つてアドレスバス１６に
送出されるので、マツピング装置がいかなる値を
出力しようとも、それは無視され、CPUが送出
したアドレスが、そのまま入出力装置に伝えられ
る。これは、通常、マツピングを行なわない入出
力アドレス空間に対する措置である。なお、入出
力アドレス空間に対してマツピングを行なわない
場合、入出力装置を、第２図中のCPUアドレス
バス８の部分、すなわち物理的な位置で言い換え
るならば、アドレス情報がCPUから送出されて、
マツピング装置に入力されるまでの間に接続すれ
ば、ゲート１３，１４，１５は省略することが可
能である。

次に、第３図に示す、模式的な一実施回路例に
ついて述べる。第３図はマツピング装置の部分だ
けを抜き出してある。ただし、使用するコンピユ
ータと使用する記憶素子が異なると、信号名や信
号の極性等が各々異なつて来るし、又、それらの
組み合わせによつて回路も異なつて来る。したが
つて、第３図中で使用している信号名は一例であ
るし、又、信号の極性によつては否定回路を挿入
せねばならない部分もある。しかし、とてもその
全部について述べることはできないので、共通す
る原理についてのみ説明する。

マツピングレジスタは、通常複数個の記憶素子
によつて構成されるが、第３図中では簡単にする
ため、１個の記憶素子１８によつてのみ表わして
いる。

まず、動作の様子を述べる。CPUから送出さ
れたCPUアドレスはCPUアドレスバス８よりマ
ツピング装置に入力され、アドレス一致検出回路
１９と記憶素子１８のアドレス入力端子２０へ与
えられる。アドレス一致検出回路１９はマツピン
グ装置が指定されたことを検出するための回路
で、もし、マツピング装置が指定されたことを検
出すると、一致検出信号ａをANDゲート２１へ
送出する。アドレス入力端子２０へ入力されたア
ドレス情報は、記憶素子１８内の１記憶単位、す
なわち１個のマツピングレジスタを選択するため
に使用される。ANDゲート２２は入出力動作が
指定されかつ書き込み動作が指定された状態を検
出すると、ゲート２１，２４，２３へ信号ｂを送
出する。ANDゲート２１は、信号ａ，ｂにより
マツピング装置が指定され、かつ入出力動作が指
定され、かつ書き込み動作が指定された時に、記
憶素子１８のＲ／Ｗ端子２５に信号ｃを送出し、
記憶素子１８を書き込み可能状態にする。ゲート
２３は上記信号ｂと転送タイミング制御信号によ
り、記憶素子１８のデータ入出力端子上に与えら
れたデータを記憶素子１８内に書き込むタイミン
グを知らせる信号ｄを作成し、ORゲート２６を
通じて記憶素子１８のタイミング制御端子２７に
与える。ゲート２４は信号ｂの否定信号を作成
し、ゲート２６を通じて上記端子２７に信号を送
出する。ゲート２８，２９，３０は、相方向のバ
スバツフアゲート回路を構成する。ゲート２８は
信号ｃによつて制御され、ゲート２９は信号ｃの
否定信号を作成するゲート３０の出力によつて制
御されるので、ゲート２８と２９はどちらか一方
しか開かれない。

次に、マツピングレジスタへの書き込み動作に
ついて述べる。CPUはマツピング装置内の１個
のマツピングレジスタを指定するアドレスを
CPUアドレスバス８に送出する。上記アドレス
は信号ａを生成するとともに、アドレス入力端子
２０に入力されてマツピングレジスタの１つを選
択する。同時に、CPUは入出力動作と書き込み
動作をそれぞれIOP制御信号線とＲ／Ｗ制御信号
線によつて指示するので、ゲート２２は信号ｂを
生成し、ゲート２１と２３に送出する。ゲート２
１は上記信号ａとｂによつて信号ｃを生成し、記
憶素子１８のＲ／Ｗ制御端子に送出して、記憶素
子１８を書き込み状態にするとともに、ゲート２
８を開状態にするので、次にCPUがデータバス
９にマツピングレジスタに書き込むべき情報を送
出して来ると、上記情報はゲート２８を通過して
記憶素子１８のデータ端子に与えられる。データ
送出のあと、CPUが送出して来る転送タイミン
グ制御信号はゲート２３に与えられ、上記信号ｂ
とともに書き込み信号ｄが生成され、ゲート２６
を通過して記憶素子１８のタイミング制御端子２
７に与えられる。したがつて、信号ｄが与えられ
た時点で、記憶素子１８はデータ端末上の情報を
内部に取り込み記憶する。

次に、マツピング装置への書き込み動作以外の
状態について述べる。IOP制御信号線１２がメモ
リ参照を指示するか、あるいはＲ／Ｗ制御信号線
１０が読み出し動作を指示するかのいずれかの状
態になると、ゲート２２の出力信号ｂは信号ｂの
否定状態になる。したがつて、アドレス一致検出
回路の出力信号ａは無視され、ゲート２１の出力
信号も信号ｃの否定状態となつて、記憶素子１８
は読み出し状態となり、又、ゲート２８も閉じら
れて、ゲート２９が開状態となる。更に、ゲート
２３の出力信号ｄも信号ｄの否定状態となるが、
今の場合、信号ｂの否定信号を生成するゲート２
４の出力信号がゲート２６を通つて記憶素子のタ
イミング制御信号端子２７に与えられる。上記状
態においては、記憶素子１８は常に読み出し可能
状態である。したがつて、アドレス入力端子２０
に入力されるアドレス情報によつて選択されるマ
ツピングレジスタの内容が、常にゲート２９を通
じて出力され続ける。入力されるアドレス情報が
変化すると、やはり、上記アドレスに対応するマ
ツピングレジスタの内容が読み出されて、ゲート
２９を通じて出力される。

本発明による装置により、アドレスが変換され
る様子を説明して来たが、第３図からもわかるよ
うに、本発明に必要な回路素子はいずれも通常の
記憶素子を構成する場合に必要とされるものと同
じものであり、書き込みと読み出しの条件が変更
されている程度にすぎない。したがつて、その製
造は極めて容易なものである。なお、第３図中に
はバスバツフア回路が１回路分しか示されていな
いが、上記バスバツフア回路はコンピユータが一
時に取り扱うデータのビツト長分だけ用意され
る。第３図中では簡単化のため１ビツト分の回路
のみを示した。

以上本発明によるアドレス変換装置を用いれ
ば、貴重なプログラム用のアドレス空間を使用す
ることなく、コンピユータの高度な応用に必要不
可欠なマツピング機能を実現することができ、し
かも、何ら特殊な回路素子や回路技術を用いるこ
となく構成することができる。

したがつて、プログラム作成上、得られる便宜
は極めて大きいし、又、製造も極めて容易であ
る。そこで、本発明のコンピユータの応用の拡大
に及ぼす効果には多大なものがあり、工業的な価
値は極めて大なるものがある。

【図面の簡単な説明】

第１図はマツピングの原理を説明するための
図、第２図は本発明による装置の原理を説明する
ための模式的な構成図、第３図は本発明による装
置の回路的な原理を説明するための模式的な回路
図である。 １，２……プログラムａ、ｂ、３……主記憶、
４……マツピング装置、５，６……マツプＡ、
Ｂ、７……マツピング装置用記憶装置、８……
CPUアドレスバス、９……データバス、１０…
…Ｒ／Ｗ制御信号線、１１……転送タイミング制
御線、１２……IOP制御信号線、１８……記憶素
子。

Claims (1)

【特許請求の範囲】
1. １ 主記憶アドレス空間と入出力アドレス空間の
   ２つのアドレス空間を有するコンピユータにおい
   て、入出力アドレス空間に配置された記憶装置を
   有し、CPUから送出されるアドレスとデータバ
   スに接続され、かつCPUから送出される主記憶
   アドレス空間と入出力アドレス空間の切り換え信
   号と、書き込み／読み出し切り換え信号とに接続
   されて制御を受け、CPUが上記記憶装置に配置
   されているアドレスを指定し、かつ入出力アドレ
   ス空間に対する書き込み動作を指示した場合に、
   データバス上の情報を取り込んで記憶し、上記以
   外の他の動作条件が指定された場合には、CPU
   が送出するアドレスに対応する記憶装置内の情報
   を読み出すよう構成され、上記読み出された情報
   を新たに主記憶に対するアドレスとして用いるよ
   うにしたアドレス変換装置。