JPS643056B2 - - Google Patents

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JPS643056B2
JPS643056B2 JP14294181A JP14294181A JPS643056B2 JP S643056 B2 JPS643056 B2 JP S643056B2 JP 14294181 A JP14294181 A JP 14294181A JP 14294181 A JP14294181 A JP 14294181A JP S643056 B2 JPS643056 B2 JP S643056B2
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cell
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resistor
cells
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Description

【発明の詳細な説明】 本発明は、使用者の目的に応じてあらかじめ準
備された回路素子を半導体製造工程中にたとえば
金属スパツタ等によつて結線するセミカスタム半
導体集積回路（IC）に関する。
たとえば、マスタースライスゲートアレイLSI
は、少なくともトランジスタや抵抗素子を有する
基本セルを多数アレイ状に並べたマスターとなる
バルクを形成しておき、顧客の注文に応じてこれ
らの基本セル内及び基本セル間を結線する配線層
の設計をコンピユータ等を使用して自動的に行な
つて開発するものである。すなわち多品種の製品
をマスターとなる１種類のバルクで構成すること
が可能で、少量多品種のLSIの開発に適してい
る。
第１図Ａは、ゲートアレイLSIを１チツプ上に
構成したもので、第１図Ｂはそのコーナ部を拡大
したものである。かかるゲートアレイLSIは内部
セル１のアレイ１−１と内部セル１間を相互に自
動配線するためのセル間自動配線領域（チヤネル
領域）２−１とより構成され、論理回路を構成す
る内部セル領域２と、内部セル領域２の外側に設
けられ内部セル１とICチツプ外部との電気的イ
ンターフエイスを目的とするＩ／Ｏ（入出力）バ
ツフア用のＩ／Ｏセル３よりなるＩ／Ｏセル領域
４と、Ｉ／Ｏセル領域４の上面に平面状に形成さ
れた周辺部６−１と内部セル領域２に対して第１
図Ｂにおいて縦方向に渡設された線状のVcc電源
ライン６−２と横方向に渡設された線状のグラン
ドライン６−３とよりなる電源配線６および電源
パツド６−４と、Ｉ／Ｏセル３に接続される信号
線パツド５とよりなる。なお、第１図Ａでは、電
源配線６の周辺部６−１、Vcc電源ライン６−２、
グランドライン６−３は図面の明瞭化のために図
示を省略した。
前記内部セル１、Ｉ／Ｏセル３はそれぞれ基本
セルと呼ばれ、トランジスタ、ダイオード、抵
抗、キヤパシタ等の集合体よりなり、これらのセ
ル内の配線およびセル相互間の配線を変化させる
ことによつて多種の論理機能を構成することがで
きる。
第２図Ａに内部セルの基本セルの構造を説明す
るための回路図を示す。この図では２つの基本セ
ル１６，１７が示されている。基本セルには、
LSI全体で一つの論理システムを構成する場合の
基本となる最低限の論理回路が組めるに十分な素
子が用意されている。すなわち、第２図Ａの例で
は、それぞれの基本セル１６，１７は抵抗R1〜
R4、マルチエミツタトランジスタ１１、シヨツ
トキー型トランジスタ１２、ダイオード１３とを
具備している。
マスタとなるバルクは、第２図Ａのように回路
素子を具備する基本セルをアレイ状に形成したも
のである。
第２図Ｂは、Ａのように形成したバルクに所望
の配線を施こしてそれぞれ４入力のTTL回路を
構成した場合の図である。
基本セル１６，１７共に、抵抗R1（40kΩ）を
マルチエミツタトランジスタ１１のベースに、抵
抗R2（17kΩ）を同コレクタに、抵抗R3（9.5kΩ）
をシヨツトキートランジスタ１２のコレクタにそ
れぞれ接続している。なお抵抗R4（30kΩ）は必
要に応じて種々の用途で利用されるもので、基本
セル１６では抵抗R3と並列にTTL回路の出力段
であるOUTに接続し、出力のプルアツプ能力の
高いゲートが構成されるようになつている。
なおVccは電源、GNDは接地、INは入力端子、
OUTは出力端子を示す。
第３図は、第２図Ａで示した基本セル及び電
源、接地線が設けられたマスターとなる構造を示
す平面パターン図である。従つて基本セル内及び
基本セル間の配線は形成されていない。
この例ではバルク上の配線層は主にＹ方向の配
線を含む第１の配線層（図中斜線を施こす）と主
にＸ方向の配線を含む第２の配線層（図中斜線を
施こさない）とよりなる。６−２は電源線Vccパ
ターンで第１の配線層と同一層で形成される。６
−３は接地線GNDパターンで第２の配線層と同
一層で形成される。
１６，１７は基本セルで、図には示してないが
電源ライン６−２の左右に設けられ、それ以外の
領域はセル間自動配線領域（チヤネル領域）２−
１である。そして第１、第２の配線層で電源ライ
ン６−２や接地線６−３等の形成されない部分に
配線が形成される。
次に上述した基本セル２個を所定の配線で接続
し１つの論理回路を構成するマクロセルを構成す
る場合について説明する。第４図は回路図で第５
図はそのパターン図である。この例では２個の基
本セルを利用して６入力のTTL論理回路を構成
している。
第４図に示すように、６入力のTTL回路は、
基本セル１７の素子の大部分R1，R2，R3，１１，
１２，１３と基本セル１６のマルチエミツタトラ
ンジスタ２１とから構成されている。すなわち入
力トランジスタ１１の４入力INとそれに並列に
接続された入力マルチエミツタトランジスタ２１
の２入力INとで６入力となつている。
第５図は、第４図の如く構成した時のパターン
平面図である。入力トランジスタ１１と２１とを
並列接続するために両者のコレクタ間及びベース
間が配線パターンにて結ばれている。ベース間の
接続は第１の配線層の配線３３により行なわれて
いる。さらに入力トランジスタ２１の２個のエミ
ツタ２１E1，２１E3は配線３２によりベース２
１Ｂに接続されている。この配線３２，３３は基
本セル内のスペースをうまく利用して形成され、
第２の配線層を使用することなく接続が行なわれ
ている。
次にコレクタ間（２１ｃと１１ｃ間）の接続
は、もはや第１の配線層のセル内のスペースを利
用することが不可能なため、基本セルの外のマク
ロセル形成用の配線領域２８の第１の配線層を利
用している。すなわち配線２６がそれである。そ
してコレクタ２１ｃと配線２６間及びコレクタ１
１ｃと配線２６とを接続するために、第２の配線
層の配線２４及び３０が設けられ、それぞれビア
ホール（第１の配線層と第２の配線層との間の絶
縁膜に設けられ導通孔）２１c′，１１c′等にて第
１の配線層と接続されている。
この様に第２の配線層と第１の配線層とを利用
しなければならない理由は次のとおりである。す
なわち、各抵抗R1，R2，R3，R4の電極R1′，R2′，
R3′，R4′は第１の配線層と同一の層に形成されて
いるため、コレクタ２１ｃ，１１ｃから配線領域
２８に直接第１の配線層で接続することができな
いからである。またコレクタ２１ｃと１１ｃとを
第２の配線層を利用して直接接続することも考え
られるが、第２の配線層は主にＸ方向の配線に利
用されるもので、直接接続してしまうと、Ｙ方向
の配線となり他の配線がそこの部分を横切ること
ができなくなるからである。またさらに接地線６
−３の存在からもそのような手段は不可能であ
る。
上記のようにして６入力TTL回路を構成した
マクロセルにおいて、マルチエミツタトランジス
タ２１のコレクタ２１ｃを17kΩの抵抗R2及びマ
ルチエミツタトランジスタ１１のコレクタ１１ｃ
に接続するためには、導電路２６をマクロセル形
成用配線領域２８に配設しなければならないた
め、配線領域２８の配線用のスペースが少なくな
り、たとえば、第５図においては導電路３１を１
本のみしかも、導電路２６を避けるようにして配
設しなければならない。また、セル内配線領域２
７のマクロセル内での配線も9.5kΩ抵抗R3用の電
極R3′と異なる層すなわちＹ層に導電路２４，３
０を形成しなければならず、セル内配線の自由度
が少なくかつ配線の無用の引き回しがあるという
欠点があつた。
さらに他の欠点として、第４，５図の如くマク
ロセルを構成すると抵抗R2に電流が集中し、抵
抗R2を流れる電流が供給される種々の部分で特
性のばらつきが生じる点がある。すなわち基本セ
ル１７の抵抗R2は基本セル１７の中にある素子
に接続されると共に、パターンレイアウト上遠く
にある基本セル中の素子にも接続される。そのた
め抵抗R2を流れる電流は、近くの素子には速く
伝わり、遠くにある素子には長い配線（例えば第
４，５図中２６）を介して遅れて伝わる。従つて
近くの素子の動作と遠くの素子の動作にアンバラ
ンスが生じるわけである。これはマクロセルの規
模が大になるほど大きな問題となる。
本発明は上記従来の欠点に鑑みてなされたもの
である。
本発明の目的は、複数の基本セルを接続してマ
クロセルを構成した場合の配線の自由度を増し、
配線パターンを簡潔化し、かつ配線領域の余裕を
増大させることにある。
本発明の他の目的は、複数の基本セルを接続し
てマクロセルを構成した場合の過剰な電流集中を
防止し回路動作の信頼性を向上させることにあ
る。
本発明の特徴は、半導体基板表面に少なくとも
トランジスタと複数の抵抗とを有する基本セルが
設けられてなり、複数の該基本セルがアレイ状に
配置されてなり、該基板上に前記トランジスタ及
び抵抗間を接続する配線層が設けられてなり、１
個の基本セル内及び複数の該基本セル間を接続し
て所定の論理回路を構成するマクロセルが形成さ
れてなり、該マクロセル間を接続して所定の論理
機能を有するよう形成されてなる半導体集積回路
装置において、前記複数の基本セルよりなるマク
ロセルの論理回路内の抵抗を、少なくとも２個の
基本セルそれぞれに属する抵抗を並列に接続して
構成するようにし、該基本セルそれぞれに属する
素子間を接続する配線が該抵抗の電極を経由して
なることである。
以下図面を参照して本発明の一実施例を説明す
る。第６図及び第７図は、内部セル領域２内の基
本セル１６，１７を本発明にかかる半導体集積回
路を用いて６入力TTL回路によつて構成した一
実施例を示し、第４図及び第５図に示した従来例
と同一部分は同一参照番号を付して説明を省略す
る。
第６図において、マルチエミツタトランジスタ
２１のコレクタと電源Vcc間に38kΩの抵抗R4を設
け、抵抗R1，R2，R3はそれぞれ38kΩ，19kΩ，
9.5kΩを用いる。このとき、抵抗R4とR4は並列接
続されるから合成抵抗は19kΩとなる。すなわち、
２つの基本セルで構成されるマクロセル内におい
て、抵抗R1は38kΩ、抵抗R4とR4の合成抵抗
19kΩ、抵抗R3は9.5kΩとなり、各抵抗値は整数
倍関係になる。
第６図の回路図に示すように、本実施例では、
基本セル１６，１７内の抵抗の抵抗値をR1＝
38kΩ，R2＝19kΩ，R3＝9.5kΩ，R4＝38kΩと整
数倍の関係になるようにしている。従つて１個の
基本セルにより構成されるTTL論理回路や、複
数の基本セルより構成されるマクロセルのTTL
論理回路等の抵抗を整数倍関係を持つ抵抗値とな
る。
さらに本実施例では、２個の基本セル１６，１
７よりなるマクロセルのTTL論理回路内の入力
トランジスタのコレクタと電源Vcc間抵抗を、基
本セル１６，１７それぞれに属する抵抗R4を並
列に接続して構成している。
第７図は、第６図の実際のパターン平面図であ
る。本実施例では上述したような構成をとつてい
るため、入力トランジスタである並列接続される
マルチエミツタトランジスタ１１，２１のコレク
タ１１ｃ，２１ｃ間の接続を配線４３，４２，４
１と全て第１の配線層の配線で行なうことができ
る。
すなわち電極２１ｃは抵抗R4の電極R4′とまた
電極１１ｃは抵抗R4の電極R4′とそれぞれ接続さ
れて配線４２と接続されるため、第５図に示した
如く、抵抗の電極R3′を第２の配線層を利用して
迂回する必要がない。
さらに第２の配線層を利用する必要がないた
め、第５図の如くマクロセル形成用の配線領域２
８内にビアホール２５，２９を形成する必要がな
い。一般にビアホールを形成する場合、位置合せ
等の問題からビアホールに対応する配線端部の面
積は比較的大きなものとなる。従つて第５図の如
き従来例ではビアホール２５，２９の存在のた
め、配線領域２９には配線２６の他に１本の配線
しか設けることができなかつた。
ところが本実施例ではビヤホールがないので、
配線領域２８内に配線４２の他に２本の配線４
４，４５を設けることが可能になつている。すな
わち配線の自由度が増したわけである。
さらに他の効果として、１つの抵抗への電流集
中を防いで、回路動作のアンバランスを防ぐこと
ができる。すなわち入力トランジスタのコレクタ
と電源Vcc間の抵抗を、基本セル１６の抵抗R4と
基本セル１７の抵抗R4とを並列して使用してい
るため、第４，５図の従来例で１個のR4に集中
していた電流は２つの抵抗に分流するため、過剰
な電流集中は緩和される。このため、電流供給の
遅れ等による回路動作のアンバランスは解消され
る。
以上説明したように、上記実施例においては、
セル内配線領域２７内においてたとえば、Ｒの値
の抵抗を用いるほかに、２Ｒの値の抵抗を２個並
列に接続したり、４Ｒの値の抵抗を４個並列に接
続することによつて同じくＲの値の抵抗を得るこ
とができる。すなわち、Ｒの値の抵抗を実現する
際に幾通りもの抵抗の接続方法があるので、抵抗
接続パターンの自由度が増加する。
上述したように本発明によれば領域２８の配線
の余裕領域を増加し、セル内配線領域２７内の配
線の自由度を増し、また、抵抗形成に必ずしも２
層配線を用いなくてもよいから配線の引き回しが
簡単となるという効果を奏する。さらに電流集中
を緩和することができるという効果も奏する。
なお、上記では、基本セルがTTL回路を構成
し、２個の基本セルで６入力TTL回路を構成す
るマクロセルを形成する場合を例示したが、本発
明は１個あるいは複数の基本セルで他の論理回路
を構成する場合にも用いることができることは勿
論のことである。
【図面の簡単な説明】
第１図Ａ，Ｂは半導体集積回路装置であるゲー
トアレイの一般的平面図、第２図Ａは基本セル内
に具備される各素子を説明するための回路図、第
２図Ｂはそれらを接続して形成した基本的TTL
回路図、第３図は第２図Ａに示したTTL回路に
用いられる回路素子を形成した半導体装置の平面
図、第４図は従来の６入力TTL回路の回路図、
第５図は第４図に示したTTL回路を構成する半
導体装置の平面図、第６図は本発明にかかる６入
力TTL回路の一実施例の回路図、第７図は第６
図に示したTTL回路を形成する半導体装置の平
面図である。 １，１５，１６，１７……基本セル、２……内
部セル領域、２−１……セル間自動配線領域、４
……Ｉ／Ｏセル領域、６−２……電源ライン、６
−３……グランドライン、１７……セル内配線領
域、２８……マクロセル形成用配線領域、４１，
４２，４３……配線。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板表面に少なくともトランジスタと
    複数の抵抗とを有する基本セルが設けられてな
    り、複数の該基本セルがアレイ状に配置されてな
    り、 該基板上に前記トランジスタ及び抵抗間を接続
    する配線層が設けられてなり、 １個の基本セル内及び複数の該基本セル間を接
    続して所定の論理回路を構成するマクロセルが形
    成されてなり、 該マクロセル間を接続して所定の論理機能を有
    するよう形成されてなる半導体集積回路装置にお
    いて、 前記複数の基本セルよりなるマクロセルの論理
    回路内の抵抗を、少なくとも２個の基本セルそれ
    ぞれに属する抵抗を並列に接続して構成するよう
    にし、該基本セルそれぞれに属する素子間を接続
    する配線が該抵抗の電極を経由してなることを特
    徴とする半導体集積回路装置。
JP14294181A 1981-09-10 1981-09-10 半導体集積回路装置 Granted JPS5844742A (ja)

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Application Number Priority Date Filing Date Title
JP14294181A JPS5844742A (ja) 1981-09-10 1981-09-10 半導体集積回路装置
DE8282304745T DE3277158D1 (en) 1981-09-10 1982-09-09 Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers
EP19820304745 EP0074804B1 (en) 1981-09-10 1982-09-09 Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers

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JP14294181A JPS5844742A (ja) 1981-09-10 1981-09-10 半導体集積回路装置

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Publication Number Publication Date
JPS5844742A JPS5844742A (ja) 1983-03-15
JPS643056B2 true JPS643056B2 (ja) 1989-01-19

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Also Published As

Publication number Publication date
EP0074804B1 (en) 1987-09-02
JPS5844742A (ja) 1983-03-15
EP0074804A3 (en) 1984-11-28
EP0074804A2 (en) 1983-03-23
DE3277158D1 (en) 1987-10-08

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