JPS6141004B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は、他の処理装置に対して同期伝送でエ
ラー報告を行うようになつた処理装置において、
処理装置のレジスタやラツチをリセツト信号によ
つて初期化する場合、クロツク信号と同期してエ
ラー信号用インタフエースの信号を非アクテイブ
とすることが出来るようにしたリセツト制御方式
に関するものである。[Detailed Description of the Invention] (1) Technical Field of the Invention The present invention relates to a processing device that has come to perform error reporting to other processing devices through synchronous transmission.
The present invention relates to a reset control system that makes it possible to deactivate an error signal interface signal in synchronization with a clock signal when registers and latches of a processing device are initialized by a reset signal.

(2) 従来技術と問題点 初期プログラム・ロード時や障害処理時には情
報処理装置の内部状態を初期状態にする必要があ
る。情報処理装置の内部状態の初期化は、ラツチ
のセツト端子又はリセツト端子をオンにすること
によつて実現される。ラツチのセツト端子又はリ
セツト端子をオンにすると、ラツチはクロツクに
無関係に論理「１」又は「０」とされる。そのた
め、リセツト信号が各ラツチのセツト端子又はリ
セツト端子に接続されている。しかし、リセツト
信号が生成されてからリセツト信号が各ラツチに
到達するまでの伝送時間は同一でなく、ばらつき
がある。第１図は初期化時のリセツト信号とクロ
ツクとの関係を示すものであるが、リセツト信号
がオンとなつてもリセツト信号がクロツク発生器
に到達するまでには時間がかかり、リセツト信号
がオンとなつた後も或る時間だけクロツクが発牲
し続けている。リセツト信号によつてリセツトが
開始されても、全ラツチが同時にリセツトされな
い為、クロツクが印加されているとラツチはその
状態を変化することができるので、リセツト信号
がオンとなつてから全ラツチに於いて、リセツト
が有効になるまでの期間は状態不安定の期間であ
る。クロツクが完全に発生しなくなつてからクロ
ツクが再び発生するまでの期間はラツチは初期状
態を保つている。(2) Prior art and problems When loading an initial program or handling a failure, it is necessary to bring the internal state of the information processing device to an initial state. Initialization of the internal state of the information processing device is realized by turning on the set terminal or reset terminal of the latch. Turning on the set or reset terminal of the latch forces the latch to a logic ``1'' or ``0'' regardless of the clock. Therefore, a reset signal is connected to the set or reset terminal of each latch. However, the transmission time from when the reset signal is generated until the reset signal reaches each latch is not the same and varies. Figure 1 shows the relationship between the reset signal and the clock during initialization. Even when the reset signal is turned on, it takes time for the reset signal to reach the clock generator, and the reset signal is turned on. Even after that, the clock continues to fire for a certain period of time. Even if a reset is initiated by a reset signal, all latches are not reset at the same time, and since the latches can change their state when the clock is applied, all latches are reset after the reset signal is turned on. The period until the reset becomes effective is a period of state instability. The latch maintains its initial state during the period from when the clock completely ceases to be generated until the clock is generated again.

ところで、情報処理装置はエラーが発生したと
きエラー発生を他の情報処理装置へ報告してい
る。第２図はこの種のマルチプロセツサ・システ
ムを示すものであつて、１は主メモリ、２―１と
２―２は処理装置をそれぞれ示している。処理装
置２―１と処理装置２―２の間にはエラー報告イ
ンタフエースが設けられ、例えば処理装置２―１
にマシン・チエツク・エラーが発生すると、エラ
ー報告インタフエースを介してエラー信号が処理
装置２―２へ伝送される。エラー報告がなされた
後、サービス・プロセツサなどの外部装置からリ
セツト指示が処理装置２―１に対してなされる。
リセツト指示がなされると、リセツト信号がオン
となり、処理装置２―１が初期化される。 By the way, when an error occurs, an information processing device reports the error occurrence to other information processing devices. FIG. 2 shows this type of multiprocessor system, in which 1 indicates a main memory, and 2-1 and 2-2 indicate processing units, respectively. An error reporting interface is provided between the processing device 2-1 and the processing device 2-2, for example, the processing device 2-1
When a machine check error occurs, an error signal is transmitted to the processing unit 2-2 via the error reporting interface. After the error report is made, a reset instruction is given to the processing device 2-1 from an external device such as a service processor.
When a reset instruction is issued, the reset signal is turned on and the processing device 2-1 is initialized.

エラー報告インタフエース上にエラー信号を送
出するために、エラー信号用ラツチが設けられて
いる。リセツト信号がオンとなると、エラー信号
用ラツチもリセツトされる。エラー報告インタフ
エースは同期伝送方式のものであるので、エラー
信号用ラツチもクロツクと同期してオフされるこ
とが必要である。エラー報告インタフエース上の
信号が不安定であると、エラー信号を受付ける側
の処理装置に障害が発生することがある。これを
防止するため、従来技術においては、エラー信号
用ラツチのクロツクを止めてからリセツトする方
法や、リセツトに先立つてエラー入力を無視する
ゲートをエラー信号用ラツチの前段に設け、この
ゲートをマイクロプログラムの処理などによりオ
ンする方法などが採用されている。しかし、これ
らの従来方式は制御が複雑になるという欠点を有
している。 An error signal latch is provided for transmitting an error signal on the error reporting interface. When the reset signal is turned on, the error signal latch is also reset. Since the error reporting interface is of a synchronous transmission type, the error signal latch must also be turned off in synchronization with the clock. If the signal on the error reporting interface is unstable, a failure may occur in the processing device that receives the error signal. To prevent this, in the prior art, the clock of the error signal latch is stopped and then reset, or a gate that ignores the error input is provided before the error signal latch, and this gate is connected to a microcontroller. Methods such as turning on by program processing etc. are adopted. However, these conventional methods have the disadvantage that control is complicated.

(3) 発明の目的 本発明は、上記の考察に基づくものであつて、
リセツトに先立つてクロツクを止めずに、また、
プログラムの助けをかりずに障害を発生すること
なくエラー信号用ラツチをリセツトできるように
したリセツト制御方式を提供することを目的とし
ている。(3) Purpose of the invention The present invention is based on the above consideration, and
without stopping the clock prior to resetting, and
It is an object of the present invention to provide a reset control method that allows error signal latches to be reset without the aid of a program and without causing any disturbances.

(4) 発明の構成 そしてそのため、本発明のリセツト制御方式は
複数の情報処理装置と、エラー発生を他の情報処
理装置へ報告するエラー報告インタフエースとを
具備し、且つエラー報告インタフエースの送信側
にエラー信号用ラツチが設けられ、各情報処理装
置内のエラー信号ラツチを含む複数のラツチのそ
れぞれがクロツク同期で入力データを記憶する機
能とクロツクに無関係にセツト又はリセツトでき
る機能を有し、情報処理装置の初期化を行う際、
上記ラツチのセツト端子又はリセツト端子に所定
論理値の信号を供給するように構成された情報処
理システムにおいて、複数のクロツク同期のラツ
チを直列接続して構成された同期化ラツチ群と、
エラー検出報告信号を無効化するエラー検出報告
無効手段を設け、初期化を行う際、上記同期化ラ
ツチ群に所定論理値の信号を入力させ上記同期化
ラツチ群の出力により上記エラー検出無効化手段
を有効にした後、上記同期化ラツチ群の出力を上
記エラー信号用ラツチを含む複数のラツチのそれ
ぞれのセツト端子又はリセツト端子に供給するよ
うに構成されていることを特徴とするものであ
る。(4) Structure of the Invention For this purpose, the reset control method of the present invention includes a plurality of information processing devices, an error reporting interface that reports the occurrence of an error to other information processing devices, and an error reporting interface for transmitting the error reporting interface. An error signal latch is provided on the side, and each of the plurality of latches including the error signal latch in each information processing device has a function of storing input data in synchronization with a clock and a function of being able to set or reset independently of the clock. When initializing the information processing device,
In an information processing system configured to supply a signal of a predetermined logical value to a set terminal or a reset terminal of the latch, a synchronization latch group configured by connecting a plurality of clock synchronization latches in series;
An error detection report disabling means for disabling the error detection report signal is provided, and when initialization is performed, a signal of a predetermined logical value is input to the synchronization latch group, and the error detection disabling means is configured to output the synchronization latch group. After enabling the synchronizing latch, the output of the synchronizing latch group is applied to a set terminal or a reset terminal of each of a plurality of latches including the error signal latch.

(5) 発明の実施例 以下、本発明を図面を参照しつつ説明する。(5) Examples of the invention Hereinafter, the present invention will be explained with reference to the drawings.

第３図は本発明の１実施例のブロツク図であつ
て、３―１ないし３―３はラツチ、４はNOT回
路、５はAND回路、６はエラー信号用ラツチを
それぞれ示している。 FIG. 3 is a block diagram of one embodiment of the present invention, in which 3-1 and 3-3 are latches, 4 is a NOT circuit, 5 is an AND circuit, and 6 is an error signal latch.

ラツチ３―１にはリセツト信号がデータとして
入力され、ラツチ３―１の出力がラツチ３―２に
入力され、ラツチ３―２の出力がラツチ３―３に
入力される。ラツチ３―１，３―２，３―３はク
ロツク同期のものである。ラツチ３―３の出力が
リセツト信号としてエラー信号用ラツチおよび図
示しないラツチのリセツト端子又はセツト端子に
供給される。NOT回路４はラツチ３―２の出力
信号を反転するものである。AND回路５の入力
端子にはエラー検出報告信号およびNOT回路４
の出力信号が供給され、AND回路５の出力はエ
ラー信号用ラツチのデータ入力端子に供給され
る。エラー信号用ラツチ６の出力信号がエラー報
告インタフエースを介して他の処理装置に送られ
る。エラー信号用ラツチ６は、クロツク同期で入
力データをラツチすると共に、そのリセツト端子
に供給される信号がオンになつた時にはクロツク
と関係なくリセツトされる。 A reset signal is input as data to latch 3-1, the output of latch 3-1 is input to latch 3-2, and the output of latch 3-2 is input to latch 3-3. Latches 3-1, 3-2, and 3-3 are clock synchronized. The output of latch 3-3 is supplied as a reset signal to an error signal latch and a reset or set terminal of a latch (not shown). NOT circuit 4 inverts the output signal of latch 3-2. The input terminal of the AND circuit 5 is connected to the error detection report signal and the NOT circuit 4.
The output signal of the AND circuit 5 is supplied to the data input terminal of the error signal latch. The output signal of the error signal latch 6 is sent to other processing devices via the error reporting interface. The error signal latch 6 latches input data in synchronization with the clock, and is reset independently of the clock when the signal supplied to its reset terminal is turned on.

次に第３図の実施例の動作を説明する。リセツ
ト入力が「１」となつたとすると、次の＃１クロ
ツクで「０」がラツチ３―１に取込まれ、＃２ク
ロツクでは「１」がラツチ３―２にラツチされ
る。ラツチ３―２の出力が「１」となると、
NOT回路４は「０」を出力し、これによりAND
回路は「０」を出力する。＃３クロツクで、ラツ
チ３―３は「１」を取込み、エラー信号用ラツチ
６は取込む。エラー信号用ラツチ６が「０」とな
つた後、そのリセツト端子に「１」の信号が与え
られるが、エラー信号用ラツチ６は「０」である
ので、その状態は変化しない。ラツチ３―３の出
力信号は各ラツチ（図示せず）のリセツト端子
（又はセツト端子）に送られる。即ち、エラー信
号用ラツチ６のエラー報告信号は、リセツト信号
の各ラツチへの伝送に先立つて無視される。 Next, the operation of the embodiment shown in FIG. 3 will be explained. If the reset input becomes "1", "0" is taken into latch 3-1 at the next #1 clock, and "1" is latched into latch 3-2 at #2 clock. When the output of latch 3-2 becomes "1",
NOT circuit 4 outputs "0", which causes AND
The circuit outputs a "0". At clock #3, latch 3-3 captures "1" and error signal latch 6 captures "1". After the error signal latch 6 becomes "0", a signal of "1" is applied to its reset terminal, but since the error signal latch 6 is "0", its state does not change. The output signal of latch 3-3 is sent to the reset terminal (or set terminal) of each latch (not shown). That is, the error reporting signal of the error signal latch 6 is ignored prior to transmitting the reset signal to each latch.

尚、クロツク１はリセツト時にも供給され、ク
ロツク２はリセツト時には停止されるクロツクで
ある。 Note that clock 1 is also supplied at the time of reset, and clock 2 is a clock that is stopped at the time of reset.

(6) 発明の効果 以上の説明から明らかなように、本発明によれ
ば、ラツチを初期状態にするためにラツチのセツ
ト端子又はリセツト端子にアクテイブの信号を伝
送する前にエラー検出報告を無視し、クロツク同
期でエラー信号用ラツチが非アクテイブなエラー
信号を出力するように構成しているので、リセツ
トの際にエラー信号用ラツチの状態が不安定にな
ることがない。(6) Effects of the Invention As is clear from the above description, according to the present invention, the error detection report is ignored before transmitting an active signal to the set terminal or reset terminal of the latch in order to initialize the latch. However, since the error signal latch is configured to output an inactive error signal in synchronization with the clock, the state of the error signal latch does not become unstable during reset.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は初期化時のリセツト信号とクロツク信
号との関係を示す図、第２図は本発明が適用され
るマルチプロセツサ・システムの１例を示す図、
第３図は本発明の１実施例のブロツク図である。 １…主メモリ、２―１と２―２…処理装置、３
―１ないし３―３…ラツチ、４…NOT回路、５
…AND回路、６…エラー信号用ラツチ。 FIG. 1 is a diagram showing the relationship between a reset signal and a clock signal during initialization, and FIG. 2 is a diagram showing an example of a multiprocessor system to which the present invention is applied.
FIG. 3 is a block diagram of one embodiment of the present invention. 1... Main memory, 2-1 and 2-2... Processing device, 3
-1 or 3-3...Latch, 4...NOT circuit, 5
...AND circuit, 6...Latch for error signal.

Claims (1)

【特許請求の範囲】[Claims] １ 複数の情報処理装置と、エラー発生を他の情
報処理装置へ報告するエラー報告インタフエース
とを具備し、且つエラー報告インタフエースの送
信側にエラー信号用ラツチが設けられ、各情報処
理装置内のエラー信号ラツチを含む複数のラツチ
のそれぞれがクロツク同期で入力データを記憶す
る機能クロツクに無関係にセツト又はリセツトで
きる機能を有し、情報処理装置の初期化を行う
際、上記各ラツチのセツト端子又はリセツト端子
に所定論理値の信号を供給するように構成された
情報処理システムにおいて、複数のクロツク同期
のラツチを直列接続して構成された同期化ラツチ
群と、エラー検出報告信号を無効化するエラー検
出報告無効手段を設け、初期化を行う際、上記同
期化ラツチ群に所定論理値の信号を入力させ上記
同期化ラツチ群の出力により上記エラー検出無効
化手段を有効にした後、上記同期化ラツチ群の出
力を上記エラー信号用ラツチを含む複数のラツチ
のそれぞれのセツト端子又はリセツト端子に供給
するように構成されていることを特徴とするリセ
ツト制御方式。1 Equipped with a plurality of information processing devices and an error reporting interface that reports the occurrence of an error to other information processing devices, an error signal latch is provided on the transmission side of the error reporting interface, and a latch is provided in each information processing device. Each of the plurality of latches including the error signal latch has a function of storing input data in synchronization with the clock and a function of being able to set or reset independently of the clock. Or, in an information processing system configured to supply a signal with a predetermined logical value to a reset terminal, disabling a synchronization latch group configured by serially connecting a plurality of clock synchronization latches and an error detection report signal. An error detection report disabling means is provided, and when initializing, a signal of a predetermined logical value is input to the synchronization latch group, and the error detection disabling means is enabled by the output of the synchronization latch group, and then the synchronization is performed. 1. A reset control system, characterized in that the output of the group of latches is supplied to the set terminal or reset terminal of each of a plurality of latches including the error signal latch.