JPS6328368B2 - - Google Patents
Info
- Publication number
- JPS6328368B2 JPS6328368B2 JP9224180A JP9224180A JPS6328368B2 JP S6328368 B2 JPS6328368 B2 JP S6328368B2 JP 9224180 A JP9224180 A JP 9224180A JP 9224180 A JP9224180 A JP 9224180A JP S6328368 B2 JPS6328368 B2 JP S6328368B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- counter
- clock pulse
- cnt
- preset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000630 rising effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は分周回路に関するもので、簡単な構成
によつてクロツク信号を整数Ｎ（Ｎ≧３）分の２
に分周する分周回路を提供することを目的とする
ものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a frequency dividing circuit, which divides a clock signal into two parts by an integer N (N≧3) using a simple configuration.
The purpose of this invention is to provide a frequency dividing circuit that divides the frequency into .
以下、図示する実施例によつてその構成等を詳
細に説明する。 Hereinafter, the configuration and the like will be explained in detail with reference to the illustrated embodiments.
第１図は本発明による分周回路の一実施例の基
本的構成を示す回路図である。図において、PG
はクロツクパルス信号源、CNTAはｎビツトの第
１のカウンタ、CNTBはｎビツトの第２のカウン
タ、CKAはクロツクパルス信号源PGからのクロ
ツクパルス信号ioを入力とする第１のカウンタ
CNTAのクロツク入力端子、CKBはクロツクパル
ス信号源PGからのクロツクパルス信号ioをイン
バータINVを介して入力とする第２のカウンタ
CNTBのクロツク入力端子、QA1，QA2……QAoは
第１のカウンタCNTAのデータ入力端子、QB1，
QB2……QBoは第２のカウンタCNTBのデータ入力
端子で、このデータ入力端子QA1およびQB1には
それぞれ最下位桁ビツトLSBのデータ入力DAお
よびDBが供給され、データ入力端子QAoおよび
QBoにはそれぞれ最上位桁ビツトMSBのデータ入
力DAおよびDBが供給されるように構成されてい
る。LOADAおよびLOADBはそれぞれ第１および
第２のカウンタCNTAおよびCNTBのロード端
子、COAおよびCOBはそれぞれ第１および第２の
カウンタCNTAおよびCNTBのリツプル・キヤ
リ・アウトプツトである。 FIG. 1 is a circuit diagram showing the basic configuration of an embodiment of a frequency dividing circuit according to the present invention. In the figure, PG
is a clock pulse signal source, CNT A is an n-bit first counter, CNT B is an n-bit second counter, and CK A is a first counter that receives the clock pulse signal io from the clock pulse signal source PG.
The clock input terminal of CNT A , CK B is a second counter that receives the clock pulse signal io from the clock pulse signal source PG via the inverter INV.
The clock input terminals of CNT B , Q A1 , Q A2 ...Q Ao are the data input terminals of the first counter CNT A , Q B1 ,
Q B2 ...Q Bo is the data input terminal of the second counter CNT B , and the data input terminals Q A1 and Q B1 are supplied with the data inputs D A and D B of the least significant bit LSB, respectively, and the data input Terminal Q Ao and
Q Bo is configured to be supplied with data inputs D A and D B of the most significant bit MSB, respectively. LOAD A and LOAD B are the load terminals of the first and second counters CNT A and CNT B, respectively, and CO A and CO B are the ripple carry outputs of the first and second counters CNT A and CNT B , respectively. .
そして、この第１のカウンタCNTAは第１のプ
リセツト信号が入力端子に与えられかつクロツク
パルス信号源PGからクロツク入力端子CKAにク
ロツクパルス信号ioを受け、このクロツクパル
ス信号ioの立上りまたは立下りの一方のタイミ
ングでクロツクパルス信号ioをカウントし、フ
ルカウントの度に第１のキヤリヤ信号を出力する
と共に、上記プリセツト信号をセツトし、このプ
リセツト信号により定まる第１のプリセツト値か
らフルカウント値までのカウントを繰返すように
構成され、第２のカウンタCNTBは上記第１のプ
リセツト値に関連したプリセツト値を与える第２
のプリセツト信号が入力端子に与えられかつクロ
ツクパルス信号源PGからクロツク入力端子CKB
にクロツクパルス信号ioを受け、上記第１のカ
ウンタCNTAのカウントタイミングと異なるクロ
ツクパルス信号ioの立上りまたは立下りの一方
のタイミングでクロツクパルス信号ioをカウン
トし、フルカウントの度に第２のキヤリヤ信号を
出力すると共に、上記第２のプリセツト信号は上
記第１のプリセツト信号がセツトされるのと同時
にセツトされるように構成されている。 The first counter CNT A receives the first preset signal at its input terminal, receives the clock pulse signal io from the clock pulse signal source PG at its clock input terminal CK A , and receives either the rising or falling edge of the clock pulse signal io . The clock pulse signal io is counted at the timing of , and the first carrier signal is output at each full count, and the preset signal is set, and counting is repeated from the first preset value determined by this preset signal to the full count value. , and a second counter CNT B provides a second preset value related to the first preset value.
A preset signal is applied to the input terminal and the clock pulse signal source PG is applied to the clock input terminal CK B.
receives the clock pulse signal io , counts the clock pulse signal io at one of the rising or falling timings of the clock pulse signal io , which is different from the count timing of the first counter CNT A , and outputs a second carrier signal every time the clock pulse signal io reaches a full count. At the same time, the second preset signal is configured to be set at the same time as the first preset signal is set.
ORは上記第１および第２のカウンタCNTA，
CNTBから第１のキヤリア信号と第２のキヤリア
信号とを受け、論理和信号を出力する論理回路
で、この論理回路ORから上記クロツクパルス信
号を整数Ｎ（Ｎ≧３）分の２に分周した信号を得
るように構成されている。 OR is the first and second counter CNT A ,
A logic circuit that receives the first carrier signal and the second carrier signal from CNT B and outputs an OR signal.The logic circuit OR divides the clock pulse signal into two by an integer N (N≧3). is configured to obtain a signal.
つぎにこの実施例の動作を第５図に示すタイム
チヤートを参照して説明する。ここで、第１のカ
ウンタCNTAはクロツク信号源PGからのクロツ
クパルス信号（以下、クロツクと略称する）io
の立上り時に、第２のカウンタCNTBはインバー
タINVを介してクロツクioの立下り時にそれぞ
れ動作するものとし、この各カウンタCNTA，
CNTBは、そのロード端子LOADA，LOADBが
「０」のときカウント値が「＋１」され、フルカ
ウント時のときはカウント値が全て「０」に戻
る。また、ロード端子LOADA，LOADBが「１」
のときそのデータ入力端子QAo〜QA1，QBo〜QB1
の状態がカウント値にロードされると共に、カウ
ント値がフルカウントのときリツプル・キヤリ・
アウトプツト端子、つまりリツプルキヤリCOA，
COBの出力は「１」になるものとする。 Next, the operation of this embodiment will be explained with reference to the time chart shown in FIG. Here, the first counter CNT A receives a clock pulse signal (hereinafter abbreviated as clock) from a clock signal source PG io
When clock io rises, the second counter CNT B operates via inverter INV at the fall of clock io , and each counter CNT A ,
The count value of CNT B is incremented by "+1" when its load terminals LOAD A and LOAD B are "0", and all the count values return to "0" when the count is full. Also, load terminals LOAD A and LOAD B are “1”
When , the data input terminal Q Ao ~ Q A1 , Q Bo ~ Q B1
The state of is loaded to the count value, and when the count value is full count, ripple/carry
Output terminal, i.e. ripple carrier CO A ,
The output of CO B is assumed to be "1".
しかして、第１のカウンタCNTAは、リツプル
キヤリ出力COAがロード端子LOADAに接続され
ており、クロツク信号源PGから第５図ａに示す
クロツクioが入力されると、その立上りのタイ
ミングでクロツクioをカウントし、カウント内
容が第５図ｂのようになる。このとき、該カウン
タCNTAはｎビツトカウンタから成るので、フル
カウント値は2n−１で表わされ、そのカウンタの
内容がフルカウント（2n−１）となると、第５図
ｃのようにリツプル・キヤリCOAが第１のキヤリ
ア信号として出力される。これによつて、ロード
端子LOADAが「１」となるので、データ入力端
子QAo〜QA1のデータ入力つまりプリセツト値DA
がロードされ、カウント値は、フルカウント後は
プリセツト値DAとなる（第５図ｂ）。すなわち、
リツプル・キヤリCOAは、第５図ｃに示すよう
に、クロツクioが2n−DA回入力されるごとに１
回出力される。したがつて、リツプル・キヤリ
COAの周波数COAは次のようになる。 Therefore, the ripple carry output CO A of the first counter CNT A is connected to the load terminal LOAD A , and when the clock io shown in FIG. 5a is input from the clock signal source PG, the clock io shown in FIG. The clock io is counted, and the count contents are as shown in Figure 5b. At this time, since the counter CNT A consists of an n-bit counter, the full count value is represented by 2 n -1, and when the contents of the counter reach the full count (2 n -1), a ripple occurs as shown in Figure 5c. - Carrier CO A is output as the first carrier signal. As a result, the load terminal LOAD A becomes "1", so the data input of the data input terminals Q Ao to Q A1 , that is, the preset value D A
is loaded, and the count value becomes the preset value D A after full counting (Fig. 5b). That is,
The ripple carry CO A is 1 for every 2 n −D A clock inputs , as shown in Figure 5c.
Output times. Therefore, the ripple carry
The frequency COA of CO A is as follows.
COA＝io／2n−DA …(1)
それ故、第１のカウンタCNTAは、DA＝「０」
のときは2n回クロツクが来るごとにリツプル・キ
ヤリCOAが１回出るが、DA≠「０」のときは、
カウントが「０」からではなく、DAから開始さ
れることとなり、クロツクioが2n−DA個来ると
カウント値がフルカウントとなる。 COA = io /2 n −D A …(1) Therefore, the first counter CNT A is D A = “0”
When , ripple/carry CO A is generated once every 2n clocks, but when D A ≠ "0",
The count starts not from "0" but from D A , and when 2 n - D A clocks io arrive, the count value becomes a full count.
一方、第２のカウンタCNTBは、そのロード端
子LOADBに第１のカウンタCNTAのリツプル・
キヤリ出力COAが接続されているので、次のよう
な動作となる。このカウンタCNTBは、リツプ
ル・キヤリCOAの出力が「１」となると（第５図
ｃ）、そのときのクロツクioの立下がりのタイミ
ングで、第５図ｄに示すようにデータ入力端子
QBo〜QB1のデータ入力つまりプリセツト値DBを
ロードし、そのカウント内容はプリセツト値DB
となる。その後、クロツクioの立下りごとにカ
ウント値がカウントアツプされ（第５図ｄ）、そ
のカウント値がフルカウント（2n−１）になる
と、第５図ｅに示すようにリツプル・キヤリCOB
が発生する。ただし、フルカウントになる前に第
１のカウンタCNTAのリツプル・キヤリCOAが発
生すると、第２のカウンタCNTBはフルカウント
にならないので、そのリツプル・キヤリCOBは発
生しなくなつてしまう。すなわち、リツプル・キ
ヤリCOBが発生するためには、リツプル・キヤリ
COAが発生する前にカウンタCNTBがフルカウン
トとなる必要がある。これを数式で表わすと、
COA発生後次のCOAが発生するまで
の入力クロツク数＞COA発生後COB
が発生するまでの入力クロツク数
2n−DA＞2n−DB …(2)
となる。 On the other hand, the second counter CNT B connects the ripple signal of the first counter CNT A to its load terminal LOAD B.
Since the carrier output CO A is connected, the following operation will occur. When the output of the ripple/carry CO A becomes "1" (Fig. 5c), this counter CNT B is connected to the data input terminal as shown in Fig. 5d at the falling timing of the clock IO at that time (Fig. 5c).
Load the data input of Q Bo ~ Q B1 , that is, the preset value D B , and the count contents are the preset value D B
becomes. Thereafter, the count value is incremented every time the clock io falls (Fig. 5 d), and when the count value reaches the full count (2 n -1), the ripple-carry CO B
occurs. However, if the ripple/cance CO A of the first counter CNT A occurs before the full count is reached, the second counter CNT B will not reach the full count, so the ripple/cance CO B will no longer occur. In other words, in order for ripple-carry CO B to occur, the ripple-carry
Counter CNT B must reach full count before CO A occurs. Expressing this mathematically, the number of input clocks from the generation of CO A to the generation of the next CO A > the number of input clocks from the generation of CO A to the generation of CO B 2 n −D A > 2 n −D B … (2) becomes.
よつて
DB＞DA …(3)
となる。ここで、データ入力DA，DBは共に整数
であるので、上記(3)式は
DB≧DA＋１ …(4)
と等価となる。 Therefore, D B > D A …(3). Here, since the data inputs D A and D B are both integers, the above equation (3) is equivalent to D B ≧D A +1 (4).
また、リツプル・キヤリCOBが発生してから、
リツプル・キヤリCOAが発生するまでの間には、
第２のカウンタCNTBはフルカウントにはならな
いので、このリツプル・キヤリCOBはリツプル・
キヤリCOAの発生後、１回しか発生しない。つま
り、各リツプル・キヤリCOA，COBの前後関係は
第５図ｃおよびｅのようになる。したがつて、第
１および第２のカウンタCNTA，CNTBから出力
されるリツプル・キヤリCOA，COBの論理和をと
る論理回路ORの出力、いわゆる分周出力をputと
すると（第５図）、これは、各リツプル・キヤ
リCOAとCOBとの論理和つまりリツプル・キヤリ
COAの２倍の周波数となり、次式で表わされる。 In addition, after the ripple/carriage CO B occurs,
Until the ripple/chill CO A occurs,
Since the second counter CNT B does not reach a full count, this ripple-carry CO B is
It only occurs once after the occurrence of Kyari CO A. In other words, the relationship between each ripple/carry CO A and CO B is as shown in FIG. 5 c and e. Therefore, if put is the output of the logic circuit OR which takes the logical sum of the ripple signals CO A and CO B output from the first and second counters CNT A and CNT B , the so-called frequency division output (the fifth ), this is the logical sum of each ripple carrier CO A and CO B , or the ripple carrier
The frequency is twice that of CO A , and is expressed by the following formula.
put≧COA×２＝io／2n−DA×２ …(5)
ここで、カウンタCNTAは、入力クロツクioを
2n−DA個ごとにカウントするため、その2n−DA
を分周比Ｎ（ただし、３≦Ｎ≦2n）とすると、上
記(5)式は
put＝２／Ｎ・io …(6)
となる。 put ≧ COA ×2= io /2 n −D A ×2 …(5) Here, the counter CNT A inputs the input clock io .
Since each 2 n −D A is counted, the 2 n −D A
When is the frequency division ratio N (however, 3≦N≦2 n ), the above equation (5) becomes put = 2/N· io (6).
また、第１および第２のカウンタCNTA，
CNTBがバイナリ・カウンタの場合、その各リツ
プル・キヤリCOA，COBの出力条件は、実用上、
次のようにして決められる。すなわち、一方のリ
ツプル・キヤリCOAがパルス状になる条件は、
DA≦2n−２ …(7)
となる。これは、もしDA＝2n−１（フルカウント
値）だとリツプル・キヤリCOAが「１」になり続
け、パルス状にならないためである。また、他方
のリツプル・キヤリCOBがパルス状になる条件
は、前述のCOAと同様に
DB≦2n−２ …(8)
となる。それ故、上記(4)式、(8)式より
DA＋１≦DB≦2n−２ …(9)
となる。また、上記(4)，(8)式の両辺を足すと、
DA＋DB＋１≦DB＋2n−２
DA＋１≦2n−２ …(10)
∴DA≦2n−３ …(11)
となる。よつて、DAは正の整数なので、上記(11)
式は
０≦DA≦2n−３ …(12)
となる。 In addition, the first and second counters CNT A ,
When CNT B is a binary counter, the output conditions for its ripple/carry CO A and CO B are practically
It can be determined as follows. That is, the condition for one ripple/carry CO A to become pulse-like is D A ≦2 n −2 (7). This is because if D A =2 n -1 (full count value), ripple/carry CO A will continue to be "1" and will not become pulse-like. Further, the condition that the other ripple/carry CO B becomes pulse-like is D B ≦2 n −2 (8), similar to the above-mentioned CO A. Therefore, from the above equations (4) and (8), D A +1≦D B ≦2 n −2 (9). Also, by adding both sides of equations (4) and (8) above, D A + D B +1≦D B +2 n −2 D A +1≦2 n −2 …(10) ∴D A ≦2 n −3 … (11) becomes. Therefore, since D A is a positive integer, the above (11)
The formula is 0≦D A ≦2 n −3 (12).
このように、本実施例によると、第１のｎビツ
トカウンタCNTAは、データ入力DAのプリセツ
ト値→フルカウント（2n−１）間のカウント動作
を繰返し（第５図ｃ）、また、第２のｎビツトカ
ウンタCNTBは、データ入力DB（プリセツト値）
→フルカウント（2n−１）→ゼロカウント→プリ
セツト値間のカウント動作を繰返す（第５図ｄ）。
そして、これらカウンタCNTA，CNTBからそれ
ぞれ出力されるリツプル・キヤリCOA，COBの論
理和出力を論理回路ORで取り出すことにより、
この論理回路ORからクロツクioをＮ（３≦Ｎ≦
2n）分の２に分周した信号を得ることができる。
したがつて、例えば、6.67MHzを得るのに、原発
振に20MHzを用い、1/3分周より、10MHzの原発
振を2/3分周する方が、発振回路の動作が安定と
なり、また、低消費電力となり、かつ低ノイズと
なるなどの点から望ましい。 In this way, according to the present embodiment, the first n-bit counter CNT A repeats the counting operation from the preset value of the data input D A to the full count (2 n -1) (FIG. 5c). The second n-bit counter CNT B has a data input D B (preset value)
→ Full count (2 n -1) → Zero count → Repeat the counting operation between the preset value (Fig. 5d).
Then, by extracting the logical sum output of the ripple/carry CO A and CO B output from these counters CNT A and CNT B , respectively, using the logic circuit OR,
From this logic circuit OR, clock io is set to N (3≦N≦
A signal whose frequency is divided by 2 n ) can be obtained.
Therefore, for example, to obtain 6.67MHz, the operation of the oscillator circuit will be more stable, and , is desirable from the viewpoints of low power consumption and low noise.
第２図は本発明の一実施例の具体的構成を示す
回路図である。第２図において第１図と同一符号
のものは相当部分を示し、QA，QB，QC，QDはプ
リセツト信号が印加される入力端子、CLRはク
リア端子、ＰおよびＴはカウント動作制御端子、
すなわちイネーブル端子であり、INV1，INV2は
インバータである。 FIG. 2 is a circuit diagram showing a specific configuration of an embodiment of the present invention. In Figure 2, the same numbers as in Figure 1 indicate corresponding parts, Q A , Q B , Q C , and Q D are input terminals to which preset signals are applied, CLR is a clear terminal, and P and T are count operations. control terminal,
That is, they are enable terminals, and INV 1 and INV 2 are inverters.
この第２図に示す実施例においては、第１およ
び第２のカウンタCNTA，CNTBは、共に、クリ
ア端子CLR＝「０」、イネーブル端子 Ｐ＝Ｔ＝
「１」なので、クリアさせず、かつカウントをス
トツプさせない４ビツトのフリーランニングカウ
ンタで、第１のカウンタCNTAはデータ入力DA
＝プリセツト値→フルカウント値間を、また、第
２のカウンタCNTBはデータ入力DB＝プリセツト
値→フルカウント→ゼロカウント→セツト値間を
繰返すことにより、前述した第１図のものと同様
の作用，効果を得ることができる。例えば、第１
のカウンタCNTAのパラレルデータを（QD，QC，
QB，QA）＝（「１」，「０」，「０」，「１」），すな
わち
データ入力DAをDA＝13とし、第２のカウンタ
CNTBのパラレルデータを（QD，QC，QB，QA）＝
（「１」，「１」，「０」，「０」），すなわちデータ
入力
DBをDB＝12とした場合、第３図に示すように、
第１のカウンタCNTAは、９（1001）→15（1111）
から９に戻り、また、第２のカウンタCNTBは、
12（1100）→15（1111），０，１，２から12に戻る
ように動作する。したがつて、データ入力DA＝
９，データ入力DB＝12で、共に前述の式(9)，式
(12)を満足しており、式(5)より
put＝２／24−９・io＝２／７・io
を得ることができる。 In the embodiment shown in FIG. 2, both the first and second counters CNT A and CNT B have a clear terminal CLR=“0” and an enable terminal P=T=
Since it is "1", it is a 4-bit free running counter that is not cleared and does not stop counting.The first counter CNT A is a data input D A
= preset value → full count value, and the second counter CNT B repeats the data input D B = preset value → full count → zero count → set value, thereby achieving the same effect as that in Fig. 1 described above. , you can get the effect. For example, the first
The parallel data of the counter CNT A (Q D , Q C ,
Q B , Q A ) = (“1”, “0”, “0”, “1”), that is, the data input D A is set to D A = 13, and the second counter
Parallel data of CNT B (Q D , Q C , Q B , Q A ) =
(“1”, “1”, “0”, “0”), i.e. data input
When D B is set to D B =12, as shown in Figure 3,
The first counter CNT A is 9 (1001) → 15 (1111)
to 9, and the second counter CNT B is
12 (1100) → 15 (1111), the operation returns from 0, 1, 2 to 12. Therefore, data input D A =
9, data input D B = 12, both the above formula (9) and formula
(12) is satisfied, and put = 2/2 4 -9· io = 2/7· io can be obtained from equation (5).
なお、ここでは、第１および第２のカウンタ
CNTA，CNTBとして、
シンクロナス・４ビツト・バイナリ・カウン
タ
パラレル・データ・ロード機能付
シンクロナス・ロード
の条件を持つものを想定して説明している。その
具体例としては、米国TI社製SN74LS163などが
ある。 Note that here, the first and second counters
The explanation assumes that CNT A and CNT B are synchronous 4-bit binary counters with parallel data load function and have synchronous load conditions. A specific example is SN74LS163 manufactured by TI, USA.
第４図は第２図に示す実施例の回路における第
１のカウンタCNTAのパラレルデータを（QD，
QC，QB，QA）＝（「１」，「１」，「０」，「１」）、
すな
わちデータ入力DAをDA＝13とし、また第２のカ
ウンタCNTBのパラレルデータを（QD，QC，QB，
QA）＝（「１」，「１」，「１」，「０」）、すなわち
デー
タ入力DBをDB＝14とした場合の一例を第３図お
よび第５図相当の動作説明タイミング・チヤート
である。なお、図中「１」はハイレベルを示し、
「０」はローレベルを示す。 FIG. 4 shows the parallel data of the first counter CNT A (Q D ,
Q C , Q B , Q A ) = (“1”, “1”, “0”, “1”),
That is, the data input D A is set to D A =13, and the parallel data of the second counter CNT B is set to (Q D , Q C , Q B ,
Q A ) = (“1”, “1”, “1”, “0”), that is, an example of the operation explanation timing when data input D B is set to D B = 14 is equivalent to Fig. 3 and Fig. 5.・It is a chat. In addition, "1" in the figure indicates a high level,
"0" indicates a low level.
したがつて、この場合においても、データ入力
DA＝13，QB＝14は前述の式(9)，式(12)を満足して
おり、式(5)に代入すると、
put＝２／24−13・io＝２／３・io
が得られる。 Therefore, even in this case, data input
D A = 13, Q B = 14 satisfy the above equations (9) and (12), and when substituted into equation (5), put = 2/2 4 −13・io = 2/3・io is obtained.
なお、上記第１図および第２図に示す実施例に
おいては、第２のカウンタCNTBにはインバータ
を介してクロツクパルス信号ioを反転して入力
しているが、これは第１および第２のカウンタ
CNTA，CNTBのタイミングがずれていればよい
ので、デレイ回路に代替してもよいし、また、第
１のカウンタCNTAが立上りで動作し、第２のカ
ウンタCNTBが立下りで動作するものであれば、
インバータもデレイ回路も不要である。 In the embodiments shown in FIGS. 1 and 2 above, the clock pulse signal io is inverted and input to the second counter CNT B via an inverter; counter
Since it is only necessary that the timings of CNT A and CNT B are different, a delay circuit may be used instead.Also, the first counter CNT A operates on the rising edge and the second counter CNT B operates on the falling edge. If you want to
No inverter or delay circuit is required.
また、第２のカウンタCNTBからのキヤリア信
号が第１のカウンタCNTAのキヤリア信号の周期
の丁度真中の位置に来るようにするには、第１お
よび第２のカウンタCNTA，CNTBの入力端子に
与えられるデータ入力DAとDBの関係を特定の関
係に設定することにより、達成することもでき
る。 In addition, in order for the carrier signal from the second counter CNT B to be at the exact middle of the period of the carrier signal from the first counter CNT A , the first and second counters CNT A and CNT B must be This can also be achieved by setting the relationship between data inputs D A and D B applied to the input terminals to a specific relationship.
以上本発明をカウンタとしてバイナリ・カウン
タを用いた場合を例にとつて説明したが、本発明
はこれに限定されるものではなく、デケード・カ
ウンタでも用いることができる。ただし、この場
合には、前述の式(1)，式(2)は変わる。 Although the present invention has been described above using a binary counter as an example, the present invention is not limited to this, and can also be used with a decade counter. However, in this case, the above equations (1) and (2) change.
そして、２進カウンタ，２進化８進カウンタ，
10進カウンタ，Gray Codeカウンタなど、カウ
ント態様はどうあつてもプリセツトとそのLoad
端子（機能）を有するものであれば使用すること
ができる。 And binary counter, binary coded octal counter,
Regardless of the counting method, such as a decimal counter or a gray code counter, the preset and its load can be used.
Any device that has a terminal (function) can be used.
以上の説明から明らかなように、本発明によれ
ば、複雑な手段を用いることなく簡単な回路構成
によつてクロツク信号を整数Ｎ（Ｎ≧３）分の２
に分周した信号を得ることができるので、実用上
の効果は極めて大である。また、発振回路の動作
が安定となり、かつ低消費電力となり、さらに低
ノイズとなるという点においても極めて有効であ
る。 As is clear from the above description, according to the present invention, the clock signal can be divided into two parts by an integer N (N≧3) using a simple circuit configuration without using complicated means.
Since it is possible to obtain a signal frequency-divided into , the practical effect is extremely large. Further, it is extremely effective in that the operation of the oscillation circuit becomes stable, power consumption is reduced, and noise is further reduced.
第１図は本発明による分周回路の一実施例の基
本的構成を示す回路図、第２図は本発明の一実施
例の具体的構成を示す回路図、第３図および第４
図は第２図に示す実施例の動作説明に供するタイ
ムチヤート、第５図は第１図に示す実施例の動作
説明に供するタイムチヤートである。
CNTA，CNTB……カウンタ、PG……クロツ
クパルス信号源、CKA，CKB……クロツク入力端
子、QA1〜QAo，QB1〜QBo……データ入力端子、
OR……論理回路。
FIG. 1 is a circuit diagram showing the basic configuration of an embodiment of a frequency dividing circuit according to the present invention, FIG. 2 is a circuit diagram showing a specific configuration of an embodiment of the present invention, and FIGS.
This figure is a time chart for explaining the operation of the embodiment shown in FIG. 2, and FIG. 5 is a time chart for explaining the operation of the embodiment shown in FIG. 1. CNT A , CNT B ...Counter, PG...Clock pulse signal source, CK A , CK B ...Clock input terminals, Q A1 ~ Q Ao , Q B1 ~ Q Bo ... Data input terminals,
OR...logic circuit.
Claims (1)
かつクロツクパルス信号源からクロツク入力端子
にクロツクパルス信号を受け、このクロツクパル
ス信号の立上りまたは立下りの一方のタイミング
でクロツクパルス信号をカウントし、フルカウン
トの度に第１のキヤリア信号を出力すると共に、
前記第１のプリセツト信号をセツトし、このプリ
セツト信号により定まる第１のプリセツト値から
フルカウント値までのカウントを繰返す第１のカ
ウンタと、前記第１のプリセツト値に関連したプ
リセツト値を与える第２のプリセツト信号が入力
端子に与えられかつ前記クロツクパルス信号源か
らクロツク入力端子にクロツクパルス信号を受
け、前記第１のカウンタのカウントタイミングと
異なるクロツクパルス信号の立上りまたは立下り
の一方のタイミングでクロツクパルス信号をカウ
ントし、フルカウントの度に第２のキヤリア信号
を出力すると共に、前記第２のプリセツト信号は
前記第１のプリセツト信号がセツトされるのと同
時にセツトされる第２のカウンタと、前記第１お
よび第２のカウンタから前記第１のキヤリア信号
と第２のキヤリア信号とを受け、論理和信号を出
力する論理回路とからなり、この論理回路から前
記クロツクパルス信号を整数Ｎ（Ｎ≧３）分の２
に分周した信号を得るようにしたことを特徴とす
る分周回路。1. A first preset signal is applied to the input terminal, a clock pulse signal is received from the clock pulse signal source to the clock input terminal, and the clock pulse signal is counted at either the rising or falling timing of this clock pulse signal, and the first preset signal is counted at each full count. 1 carrier signal is output, and
a first counter that sets the first preset signal and repeats counting from a first preset value determined by the preset signal to a full count value; and a second counter that provides a preset value related to the first preset value. A preset signal is applied to the input terminal, a clock pulse signal is received from the clock pulse signal source to the clock input terminal, and the clock pulse signal is counted at one of rising or falling timings of the clock pulse signal, which is different from the count timing of the first counter. , a second carrier signal is output every time a full count is made, and the second preset signal is set to a second counter which is set at the same time as the first preset signal is set; a logic circuit that receives the first carrier signal and the second carrier signal from the counter and outputs a logical sum signal, and the logic circuit divides the clock pulse signal by an integer N (N≧3).
A frequency dividing circuit characterized in that it obtains a signal whose frequency is divided into .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9224180A JPS5718128A (en) | 1980-07-08 | 1980-07-08 | Frequency dividing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9224180A JPS5718128A (en) | 1980-07-08 | 1980-07-08 | Frequency dividing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5718128A JPS5718128A (en) | 1982-01-29 |
| JPS6328368B2 true JPS6328368B2 (en) | 1988-06-08 |
Family
ID=14048932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9224180A Granted JPS5718128A (en) | 1980-07-08 | 1980-07-08 | Frequency dividing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5718128A (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59125039A (en) * | 1982-12-30 | 1984-07-19 | Yamamoto Suiatsu Kogyosho:Kk | Composite crushing testing method |
| JPS60121337U (en) * | 1984-01-26 | 1985-08-16 | クラリオン株式会社 | Frequency divider circuit |
| JPS61102819A (en) * | 1984-10-24 | 1986-05-21 | Yokogawa Hokushin Electric Corp | 2/3 frequency divider |
| US4975931A (en) * | 1988-12-19 | 1990-12-04 | Hughes Aircraft Company | High speed programmable divider |
| US5304938A (en) * | 1992-11-18 | 1994-04-19 | Gec Plessey Semiconductors, Inc. | Method and apparatus for providing a lower frequency signal with reference to a higher frequency signal |
| TW379293B (en) * | 1994-04-01 | 2000-01-11 | Ibm | Apparatus and method for generating a clock in a microprocessor |
-
1980
- 1980-07-08 JP JP9224180A patent/JPS5718128A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5718128A (en) | 1982-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5361290A (en) | Clock generating circuit for use in single chip microcomputer | |
| JP2572283B2 (en) | Variable frequency divider | |
| JPS6243568B2 (en) | ||
| US4031476A (en) | Non-integer frequency divider having controllable error | |
| JPS6328368B2 (en) | ||
| JPH0199322A (en) | Frequency divider | |
| JP3649874B2 (en) | Frequency divider circuit | |
| US5127036A (en) | Fifty percent duty cycle divided-by-m counter | |
| US4454499A (en) | Digital Miller decoder | |
| US4224574A (en) | Digital frequency quadrupler | |
| KR200164990Y1 (en) | 50% duty odd frequency demultiplier | |
| US4081755A (en) | Baud rate generator utilizing single clock source | |
| JP2908080B2 (en) | Variable frequency divider | |
| JP2689539B2 (en) | Divider | |
| JP2547723B2 (en) | Divider circuit | |
| SU1383495A2 (en) | Frequency divider with fractional division ratio | |
| JP2958220B2 (en) | Phase signal conversion method and phase signal converter | |
| SU1677870A1 (en) | Controlled frequency divider with fractional division coefficient | |
| SU1125618A2 (en) | Device for calculating value of square root | |
| SU1418686A1 (en) | Gray code generator | |
| JPH0611104B2 (en) | Pulse width modulator | |
| SU813679A1 (en) | Dicital frequency synthesizer | |
| JP2754005B2 (en) | Polyphase pulse generation circuit | |
| JP2563238B2 (en) | Counter circuit | |
| SU1127097A1 (en) | Frequency w divider with variable countdown |