JPS639965A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の製造方法に関し、特に１個の
ＭＩＳ形電界効果トランジスターと１個のＭＩＩ形容量
から成る半導体記憶装置の製造方法に関する。

〔従来の技術〕

従来、この種の半導体記憶装置としては、平面形Ｍ１８
容量を用いたものが広く用いられている。

近年、記憶装置の大容量化に伴い、微細化された記憶セ
ル構造が幾つか提案されている。代表的なものとしては
、溝形ＭＩＳ答量を用いたものがるる。又、溝内にトラ
ンジスタまで作り込む構造がある（特開昭５９−５６７
６３号公報、特開昭６０−１１５７１０号公報）。

〔発明が解決しようとする問題点〕

上述し之従来の半導体記憶装置は、４Ｍビット以上のメ
モリ容量を実現する之めには、セル面積がまだ大き過ぎ
るとか、製造が困難であるという欠点がある。

〔問題点を解決する定めの手段〕

本発明の半導体記憶装置の製造方法は、一導電形単結晶
シリコン基板の一表面に深い溝を埋シ柱状シリコン領域
を形成する工程と、溝を含む基板表面に少なくとも窒化
膜を含む容量絶縁膜を形成した後、溝内に他導電形不純
物が高濃度に添加嘔れｔ多結晶シリコンを埋め込む工程
と、前記多結晶シリコンの一部に柱状シリコン領域を内
部に含んだ浅いｎｔ影形成る工程と、浅い溝が形成式れ
几多結晶シリコンの表面のみ選択的に酸化する工程と、
４出している容量絶縁膜を除去しゲート絶縁膜を形成す
る工程と、浅い溝内にワード巌電極を埋め込む工程と、
柱状シリコン表面に他４電形不純物を導入する工程とを
有することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の実施例による半導体記憶装置の平面図
である。ｒ基板に形成されたｎ”ｍ　１２の下にワード
線１０が埋め込まれており、最上部にｎ＋ｉと接続され
てビット線１３が走っている。

第２図（ａ）〜げ）は本発明の第１実施例を説明する之
めの、第１図Ａ−Ａ’線断面における製造工程断面図で
ある。以下、農法を順を追って説明する。

（ａ）　　例えば、Ｐ”ｔｓ根板ｌ上Ｐ形エビ／Ｓ２が
設けられ几エピ基板全用いる。単にＰ型基板を用いるこ
とも可能である。レジスト３をマスクにしてｍ　ｆＭ板
に達する様、異方性エツチングにより溝を形成する。隣
シ合うセル間の分離のために、レジストをマスクにして
ボロンイオン注入を行い、約１０ｃＩＩＬ　　程度の濃
度のＰ　領域を形成する（第２図（ａ））。

（ｂ）　　容量絶縁膜として、例えば５μ程度の８ｉＱ
ｚ膜５と１００〜１５嬬酊程度のＳｉ３Ｎ４膜６を形成
する（第２図（ｂ））。

（Ｃ）　　リンが高濃度にドープされｔポリシリコンを
成長し、エッチバックによって溝内にポリシリコン７を
埋め込む。次にワード線のためのレジストハターン３を
形成する（第２図（Ｃ））。

（ｄ）　　レジスト３とＳｉ３Ｎ４膜６をマスクにして
、異方性エツチングにより溝７を形成する。この溝の深
さが、トランジスタのゲート長を決める。

次にポリシリコンを酸化し、酸化膜８を形成する。この
と＠　ｓ　８ｉ　ｓ　Ｎ４膜６が酸化のマスクとなるた
め、Ｐエピ領域２は酸化されない（第２図（ｄ））。

（ｅ）　　Ｍ出している８ｉ３Ｎ４膜６と５ｉ０２膜５
とを除去し、例えば３０〜５０μｍ厚のゲート酸化膜９
を成長し、溝内にワード線１０を埋め込む。

ワード線材料としてはｎ＋ポリシリコンが適している。

ニジ低抵抗にするためには、ｎ”ｒＮ　１７シリコン表
面に７リサイドを形成するか、或いは、ポリシリコンの
代９に、シリサイドや高融点金属（Ｍｏ、Ｗ等）を用い
ることもできる。ｎ＋ｆｆリシリコンを用いた場合には
、Ｐエビ表面を熱窒化してシリコン表面にのみ窒化Ｂ！
１１を形成する。

この窒化膜をマスクにして、ワード線１０表面およびポ
リシリコン７表面に、例えば３　Ｑ　Ｑ　ｎｍ程度の熱
酸化膜を成長させる（第２図（ｅ）　）。

げ）　窒化Ｊ［１１を除去し、ビット線１３を配線する
（第２図（ｆ））。ビット線としては、リンあるいはヒ
素がドープされ７’ｔｎポリシリコンが適している。こ
のポリシリコンから熱拡散により、ｎ＋ｍ　１２ば形成
される。抵抗値を下げる几めに、ｎ＋ポリシリコン７表
面シリサイド層が被着されることが望ましい。ビット線
としては、アルミニウムを用いることも可能である。こ
の場合には、イオン注入によりあらかじめ１層１２を形
成しておく必要がある。

第３図は、本発明の第２実施例を示す第１図の八に線断
面図である。第１実施例ではセル間の分離の究めに第２
図（ａ）に示すようにＰ　層を用い７ｊＯＬかし、第２
図（ｂ）に示す容量絶縁膜が薄くなるほど、Ｐｔ板の反
転を防止する友めに表面を高濃度にしなければならない
。もし濃度が不足すると、反転に至らなくても表面空乏
膚領域が形成され、表面での発生・再結合によって容量
に蓄え友電荷が失なわれ易くなる。これを防止する几め
に、第２の実施例では溝の底だけに厚い酸化膜１６を形
成している。これは、異方性エツチングにより溝側壁に
窒化膜１５を残すことに工）、この窒化換金マスクに選
択酸化することに工って実現できる。

第４図は、本発明の第３夷Ｎを示す、第１因ＡＮ線断面
図である。第１実施例では第２因（ｅ）に示す工うに、
熱窒化農１１をマスクにしてポリシリコン表面を識化し
、第２図（ｆ）Ｋ：示す工うにビット線１３とワード線
１０お工び容量電極７の間の絶縁分離を行っている。こ
の方法は、ワード線にポリシリコンを用い几場合にしか
用いられない。まえ、十分な厚みの酸化ｌＸ′に形成す
ることは困難である。そこで、第３実施例では、Ｐエビ
２ニジも容量電極７およびワードｍｌ　（ｌ低く形成し
、くぼみ１７を形成しておき、このくぼみに酸化＠１８
を埋め込む。酸化膜１８を成艮し之後、Ｐエピ２の表面
が露出するまでエツチングする。運出した部分にｎ層を
形成し、ビット、腺を接続する。

〔発明の効果〕

以上説明し７ｔように本発明は、溝内にポリシリコンを
埋め込み、このポリシリコンに再びａｔ影形成、再度ワ
ード線電極を埋め込むという簡便な方法により、溝内に
容量部とトランジスタ部を実現できる効果がある。本発
明の製法では、ビット線とｎＮ！！の間のコンタクト窓
は自己整合で形成できる之め、セルを最小設計寸法で実
現できるという効果もめる。

【図面の簡単な説明】

第１図は本発明の半導体記憶装菫の平面図、第２図（ａ
）〜（ｆ）は本発明の第１の実施例工程断面図、第３図
は本発明の第２の実施例による工程断面図、第４図は本
発明の第３の実施例による工程断面図である。 ｌ・・・一基板、２・・・Ｐエビ、３・・・レジスト、
４・・・← Ｐ　領域、５・・・５ｉ０２膜、６・・・８ｉ３Ｎ４膜
、７・・・ポリシリコン、８・・・酸化膜、９・・・ゲ
ート酸化膜、１０・・・ワード線、１１・・・窒化膜、
１２・・・ｎ層、１３・・・ビット線、１４・・・８ｉ
０２．１５・・・窒化膜、１６・・・酸化膜、１７・・
・くぼみ、１８・・・酸化膜。 躬２図

Claims (2)

【特許請求の範囲】
1. （１）一導電形単結晶シリコン基板の一表面に深い溝を
   堀り柱状シリコン領域を形成する工程と、前記溝を含む
   前記基板表面に少なくとも窒化膜を含む容量絶縁膜を形
   成した後、前記溝内に他導電形不純物が高濃度に添加さ
   れた多結晶シリコンを埋め込むこと工程と、前記多結晶
   シリコンの一部に前記柱状シリコン領域を内部に含んだ
   浅い溝を形成する工程と、前記浅い溝が形成された多結
   晶シリコンの表面のみ選択的に酸化する工程と、露出し
   ている前記容量絶縁膜を除去しゲート絶縁膜を形成した
   後前記浅い溝内にワード線電極を埋め込む工程と、前記
   柱状シリコン表面に他導電形不純物を導入する工程とを
   有することを特徴とする半導体記憶装置の製造方法。
2. （２）前記ワード線電極を埋め込む工程の後、前記柱状
   シリコン表面を除く領域を自己整合により絶縁膜で被う
   工程を有することを特徴とする特許請求の範囲第（１）
   項記載の半導体記憶装置の製造方法。