JPS63271540A - フエイルセイフ形コンピユ−タ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えば鉄道車両の保安装置に適用されるフ
ェイルセイフ形コンピュータ装置に関するものである。

〔従来の技術〕

第４図は１例えば［ＪＲＥＡＪ　、　１９８５年、　Ｖ
ＯＬ、　２８　。

ＮＯ，１０の第１６２８７頁〜第１６２９１頁に記載さ
れた内容の従来の７エイルセイフ形コンピュータ装置を
示す構成図である。図において、ｆｌ）はマイク０プロ
セッサ（以下、ＣＰＵと呼称する）　、＋２１は入力ポ
ート、（３）はプＯジラムやデータを収容したメモリ、
（４）は出力ポート、（５）は（１）〜（４）で構成さ
れたコンピュータ回路、（６）はバス（ｌ４上で両ＣＰ
Ｕ（１）の命令を同時に比較するバスデータ比較回路％
（７）は出力ポート（４）から出力された第１の信号、
（８）はバスデータ比較回路（６）から出力された第２
の信号、（９）は駒回路で、第１の信号（７）と第２の
信号（８）との論理積をとる。叫はに０回路（９）から
出力された第３の信号、（川は入力信号、α乃は信号伝
送用のバスである。

上記構成のものは、論理演算処理の過程において、命令
ステップ毎に誤シを検知しようとするものである。即ち
、２つのコンピュータ回路に同一のプロクラムを内蔵し
ておき、同時に同一の命令を実行させて、遂次実行され
ている命令及び処理データを比較する。そして、両者間
に不一致が生じたとき、故障と判断する信号を出力する
。

入力ポート（２）から入力信号（１すをＣＰＵ　（＋）
に取シ込む場合、命令データがメ℃す（３）からＣＰＵ
　（１）に転送される。ＣＰＵ　（１）はその命令に従
って入力ポート（２）をアクセスし、入力信号（ｌすを
バスθ乃にのせてＣＰＵ（１１内に取り込む。この一連
の動作において、命令データ、入力データ（入力信号）
、は共にバス０′４上を伝送される。この場合、入力信
号（川が同じ状態で両コンピュータ回路Ｔｌ）が同一の
動作をするとき、常にバス０２）上の・データは同一で
ある。このバス０２）上のデータをバスデータ比較回路
（６）で比較し、一致しているとき″１”を、不一致の
とき′ｍＯ＃を出力する。そして、出力ボート（４）の
出力の第１の信号（７）とバスデータ比較回路（６）の
出力の第２の信号（８）との論理積を凧回路（９）から
第３の信号（１０１として出力する。

〔発明が解決しようとする問題点〕

従来のフェイルセイフ形コシピユータ装置は以上のよう
に構成されているので、２つのコンピュータ回路の処理
は完全に同期をとる必要があるため、制御が複雑である
という問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、２つのコンピュータ回路の処理は非同期で行
うことができるフェイルセイフ形コンピュータ装置を提
供する。

〔問題点を解決するための手段〕

この発明に係るフェイルセイフ形コンピュータ装置は、
２つのコンピュータ回路を独立させて、その最後の出力
で比較するとともに、各コシピユータ回路内で演算され
た結果のうち、必要最小限のものを比較することによっ
て、演算過程での不一致を検知する。

〔作用〕

この発明におけるフェイルセイフ形コンピュータ装置は
、独立した２つのコンピュータ回路で構成され、各コン
ピュータ回路からの出力の論理積をとって最終出力とす
る。この場合、各コンピュータ回路の演算処理過程で生
成される演算結果の比較を行って、その不一致が生じた
とき、出力を安全側にすることによって７エイルセイフ
とする＠〔発明の実施例〕 以下、この発明の一実施例について説明する。

第１図において、（１）〜（６）、（７）％（９）〜Ｑ
１Ｊは従来と同様である。０：１は入出力ボートで、各
コンピュータ回路（６）内の途中の演算結果を互いに他
のコンピュータ回路（５）に送（、（Ｌ、あるいは他の
コンピュータ回路（５）から受信するための伝送を行う
。（Ｉ４Ｊはデータ伝送線である。

上記構成において、各コンピュータ回路（５）は入力信
号（Ｉｌ）に基づいて非同期で演算処理をして、出力と
なる第１の信号（７）を出す。この際、各コンピュータ
回路（６）はその途中の演算結果を各入出力ボート（１
１を介して互いに他のコンピュータ回路（５）の演算結
果と比較する。そして、比較した結果が一致しておれば
、通常の演算処理に基づいて第３の信号＋１０＋を出力
する。

また、比較の結果が不一致であれば、第１の信号（７）
には関係なく、強制的に安全側となる第１の信号（７）
を出力する。

これらの動作を第２図及び第３図で説明する。

図において、ステップＳｌで入力信号（１１）が入力さ
れると、制御演算処理手段０りで演算処理が行われて、
演算結果が第４の信号（ＩＩとして出力される。この演
算処理の過程、即ちステップＳ２でデータＡ又はデータ
Ａ′が生成される。ステップＳ３において、各コンピュ
ータ回路（５）間でデータｈ、Ａ′を相互交換して、ス
テップＳ４において一致検知処理手段（ｌηで両データ
Ａ　、　Ａ’を比較して第５の信号θ橢を出力する。

この比較結果がｈ−Ａ′であれば、ステップ８５　＊　
Ｓ６でコンピュータ回路（６）の出力となる第１の信号
（７）は第４の信号−と同一とする。比較結果がＡζに
であれば、コンピュータ回路（５）の出力となる第１の
信号（７）は第４の信号９１に関係なく、無条件に・０
・の安全側の出力をする。これらの論理処理は論理積処
理手段（１′４で行われ、いずれかのコシピユータ回路
（５）に異常が発生したときに、第１図に示す駒回路（
９）の出力を安全側の信号とする。

以上のように、演算処理過程で発生したフエイルアウド
故障は、第２図において正常に演！￥処理を行っている
コンピュータ回路側の一致検知処理手段０ηで検出して
、論理積処理手段（１１によって第１の信号（７）を“
Ｏ＃とじて安゛全側の出力をする。そして、最終的には
ＡＮＤ回路（９）の出力、即ち第３の信号−が安全側の
信号と゛して出力される。

（発明の効果〕 以上のように、この発明によれば、独立し九２つのコン
ピュータ回路の演算処理過程で生成される演算結果を比
較することによって、その不一致が生じたときに出力を
安全側にすることができる。

【図面の簡単な説明】

第１図はこの発明の構成を示すブロック図、第２図は第
１図を機能的に示した説明図、第３図は第２図の動作を
示したフローチャート、第４図は従来のコンピュータ装
置を示した構成図である。 図において、（６）はコンピュータ回路、（７）は第１
の信号（一致信夛又は不一致信号）、叫は第３の信号（
不一致判定信号）である。 なお−各図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）指令によって演算処理する２つのコンピュータ回
   路の演算過程で生成されたデータを上記各コンピュータ
   回路間で相互交換して、上記両データが一致していると
   き一致信号を、不一致のとき不一致信号を上記各コンピ
   ュータ回路から出力し、上記一致信号及び上記不一致信
   号を判定回路で判定し、上記両コンピュータ回路の少な
   くとも一方の出力が上記不一致信号であるとき不一致判
   定信号を出力するフェイルセイフ形コンピュータ装置。
2. （２）判定回路はＡＮＤ回路であることを特徴とする特
   許請求の範囲第１項記載のフェイルセイフ形コンピュー
   タ装置。