JPS6091415A - デイジタル制御装置 - Google Patents
デイジタル制御装置Info
- Publication number
- JPS6091415A JPS6091415A JP58198654A JP19865483A JPS6091415A JP S6091415 A JPS6091415 A JP S6091415A JP 58198654 A JP58198654 A JP 58198654A JP 19865483 A JP19865483 A JP 19865483A JP S6091415 A JPS6091415 A JP S6091415A
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- JP
- Japan
- Prior art keywords
- controller
- data
- delivered
- cpu1
- output
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/187—Voting techniques
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- Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Hardware Redundancy (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ディジタルコントロールシステムの制御に
用いらｎ、自己診断機能ヲ封するディジタル制御装置に
関するものである。
用いらｎ、自己診断機能ヲ封するディジタル制御装置に
関するものである。
通常デユープレックスシステムで、主系として動作する
コントローラは入力処理、制御処理、出力処理、自己診
断処理及び従系へのトラッキング用データの送信等の処
理な行う。こｎらの処理は所足の制御周期で実行される
。コントローラの故障は、マイクロコンピュータに工り
実行さ扛るプログラム自己診断機能にニジ検出さ肛る。
コントローラは入力処理、制御処理、出力処理、自己診
断処理及び従系へのトラッキング用データの送信等の処
理な行う。こｎらの処理は所足の制御周期で実行される
。コントローラの故障は、マイクロコンピュータに工り
実行さ扛るプログラム自己診断機能にニジ検出さ肛る。
この自己診断機能には、ウォッチドッグタイマ及びメモ
リパリティチェックに工９マシンエラ〜を検出するもの
、不正命令等の発生のチェックが含１れる。
リパリティチェックに工９マシンエラ〜を検出するもの
、不正命令等の発生のチェックが含１れる。
しかしながら、その内容にアプリケーションにより１例
えば入・出力部の動作チェック、ＲＯＭのデータのサム
チェック等を実行するのに必要なコストあるいはコント
ローラの制御処理時間を考慮し１種々のものを追加する
ことが可能であ夛、製品により異なる。
えば入・出力部の動作チェック、ＲＯＭのデータのサム
チェック等を実行するのに必要なコストあるいはコント
ローラの制御処理時間を考慮し１種々のものを追加する
ことが可能であ夛、製品により異なる。
従来、この樽の装置として第１図に示すデユープレタス
構成のものがあった。図において、Ａ。
構成のものがあった。図において、Ａ。
Ｂは主系又は従系として動作するコントローラ。
コントローラＡ、Ｂにおいて、１は中央処理装置（ｃｐ
ｕ）、２は拡張用のメモリ、３はコントローラＡのｃｐ
ｕｉとコントローラＢのｃｐｕｌとの間でデータのトラ
ッキングをし、コントローラＡ 、ＢＹ結合させる結合
装置、４はパス４ａ、４ｂの信号レベルを変換する変換
器、５はそｎぞ扛バス４ａ、４ｂの診断を行うモニタ、
６はモニタ５の出力にニジコントローラＡ、Ｂｌｋ主系
から従系へ又はその逆へ切替える切替器、７は信号を入
力する入力部、８は信号な出力する出力部、９はコント
ローラＡ、Ｂの出力を選択する切替器、１０はセンサ、
１１は切替器９を介する信号に工り動作するアクチュエ
ータである。１４．１５は動作指令を受信する回路であ
る。
ｕ）、２は拡張用のメモリ、３はコントローラＡのｃｐ
ｕｉとコントローラＢのｃｐｕｌとの間でデータのトラ
ッキングをし、コントローラＡ 、ＢＹ結合させる結合
装置、４はパス４ａ、４ｂの信号レベルを変換する変換
器、５はそｎぞ扛バス４ａ、４ｂの診断を行うモニタ、
６はモニタ５の出力にニジコントローラＡ、Ｂｌｋ主系
から従系へ又はその逆へ切替える切替器、７は信号を入
力する入力部、８は信号な出力する出力部、９はコント
ローラＡ、Ｂの出力を選択する切替器、１０はセンサ、
１１は切替器９を介する信号に工り動作するアクチュエ
ータである。１４．１５は動作指令を受信する回路であ
る。
仄に、動作について説明する。コントローラＡが主系と
して動作しているときは、コントローラＡのｃｐｕｌあ
るいはモニタ５が故障な検出すると、２重系管理ロジッ
ク６に指命を与え、こｎに工り切替器９を動作させ、ま
た動作指令？回路１４ｆ？を介してコントローラＢのｃ
ｐｕｌへ与えることにより、主系と従系との間の切替え
がなさｎる。
して動作しているときは、コントローラＡのｃｐｕｌあ
るいはモニタ５が故障な検出すると、２重系管理ロジッ
ク６に指命を与え、こｎに工り切替器９を動作させ、ま
た動作指令？回路１４ｆ？を介してコントローラＢのｃ
ｐｕｌへ与えることにより、主系と従系との間の切替え
がなさｎる。
これにニジコントローラＡはこれ１でのトラッキングモ
ードから制御モードにソフトウェア処理を変更してプロ
セスコントロールを行つ。
ードから制御モードにソフトウェア処理を変更してプロ
セスコントロールを行つ。
従来のディジタル制御装置に０以上のように構成されて
いるので、故障の大部分はウォッチドッグタイマ、メモ
リパリティ等により検出できるが。
いるので、故障の大部分はウォッチドッグタイマ、メモ
リパリティ等により検出できるが。
ｃｐｕ内のバスインターフェイス部に発生するエラーや
メモリの２ビット以上のエラー等は検出不可能である。
メモリの２ビット以上のエラー等は検出不可能である。
最悪の場合、この工うなエラーはＣｐｕ＆暴走させるこ
ともあるので、このようなディジタル制御装置は十分な
信頼性が得らｎない欠点があった。
ともあるので、このようなディジタル制御装置は十分な
信頼性が得らｎない欠点があった。
この発明は、上記のような従来のものの欠点ケ除去する
ためになされたもので、主系及び従系とも第１及び第２
のｅｐｔｍを備え、第１のｃｐｕはマスクとして、第２
のｃｐｕｌｄチェッカとして作動させ０両ｅｐｕの演算
結果’ａ？Ｍ合することにより、信頼性の高いディジタ
ル制御装鎗を提供することな目的とする。
ためになされたもので、主系及び従系とも第１及び第２
のｅｐｔｍを備え、第１のｃｐｕはマスクとして、第２
のｃｐｕｌｄチェッカとして作動させ０両ｅｐｕの演算
結果’ａ？Ｍ合することにより、信頼性の高いディジタ
ル制御装鎗を提供することな目的とする。
以下、この発明の一実施例を図について説明する。第２
図において、１〜１５は第１図の場合と同一であ、９．
１８Ｈテエンカ用のｅｐｔｍである。
図において、１〜１５は第１図の場合と同一であ、９．
１８Ｈテエンカ用のｅｐｔｍである。
ｃ ｐ ｕ １ ＊ １６ 、結合装置３及びバス変換
器４を。
器４を。
、＜ス４ａ’ｉｃ’介して接続することにより、マ／ｌ
／−Ｆ−プロセッサシステムが構成さｎている。’Ｊ
７ｔ ｃ ｐ ｕｌにバス４ａｋ弁して他の部分力≧ら
のデータを授受可能な工うに２ボートメモリを内蔵して
いる。
／−Ｆ−プロセッサシステムが構成さｎている。’Ｊ
７ｔ ｃ ｐ ｕｌにバス４ａｋ弁して他の部分力≧ら
のデータを授受可能な工うに２ボートメモリを内蔵して
いる。
次に動作について説明する。ｃｐｕｌはセンサ１０の出
力を入力部７及びバス変換器４な通して入力し、所足の
制御演算を行っている。その結果は通常バス変換器４．
出方部８及び切替器９を通してプロセスに出力さｎる。
力を入力部７及びバス変換器４な通して入力し、所足の
制御演算を行っている。その結果は通常バス変換器４．
出方部８及び切替器９を通してプロセスに出力さｎる。
このとき切換器９に主系として動作しているコントロー
ラＡに接続さｎている。ｃｐｕｌの演算処理結果及び中
間演算結果にトラッキングデータとして結合装置３を通
じて従系のコントローラＢに伝送されている。以上に通
常のデユーブレックス動作の場合と同一である。主系の
コントローラＡのｃｐｕｌは上記動作を行うと同時に、
Ｃｐｕｌ６の２ボートメモリに入力イメージを渡す。こ
ｎは後述する２つのＣｐｕｌ、１６の演算結果の照合の
ために同一人力データを使用して演算するためである。
ラＡに接続さｎている。ｃｐｕｌの演算処理結果及び中
間演算結果にトラッキングデータとして結合装置３を通
じて従系のコントローラＢに伝送されている。以上に通
常のデユーブレックス動作の場合と同一である。主系の
コントローラＡのｃｐｕｌは上記動作を行うと同時に、
Ｃｐｕｌ６の２ボートメモリに入力イメージを渡す。こ
ｎは後述する２つのＣｐｕｌ、１６の演算結果の照合の
ために同一人力データを使用して演算するためである。
プロセス出力はｃｐｕｌから行うがｃｐｕｌ、１６はモ
ニタ５内のレジスタに演算結果データを書き込む。
ニタ５内のレジスタに演算結果データを書き込む。
モニタ５は、このデータを照合し、不一致であｎば２重
系管理ロジック部６へ故障検出信号を出力する。このと
き、ウォッチドッグタイマ、メモリパリティチェック等
の故障検出信号は、２重化照合信号との論理和で出力さ
ｎる。コントローラＡのｃ ｐ ｕ １ ＊ １６の結
果が一致していることにニジ、常時コントローラＡの健
全性？チェックしている。同時に従系でも同様のチェッ
クな行い従系の健全性もチェックする。２重系管理ロジ
ック６はコントローラＡ、Ｂの動作状態を監視し、どち
らを主系として選択するかを決足している。勿論。
系管理ロジック部６へ故障検出信号を出力する。このと
き、ウォッチドッグタイマ、メモリパリティチェック等
の故障検出信号は、２重化照合信号との論理和で出力さ
ｎる。コントローラＡのｃ ｐ ｕ １ ＊ １６の結
果が一致していることにニジ、常時コントローラＡの健
全性？チェックしている。同時に従系でも同様のチェッ
クな行い従系の健全性もチェックする。２重系管理ロジ
ック６はコントローラＡ、Ｂの動作状態を監視し、どち
らを主系として選択するかを決足している。勿論。
手動での切替も可能な設計となっている。さらにコント
ローラＡ及びＢのいずｎｘｒｈに故障が発生時には切替
器９を図示と逆の位置への切替なし、アクチュエータ１
１に警報出力な出すことに工り。
ローラＡ及びＢのいずｎｘｒｈに故障が発生時には切替
器９を図示と逆の位置への切替なし、アクチュエータ１
１に警報出力な出すことに工り。
保守員に知らせ、修復作業が行える設計としている。
なお上記実施例ではマスタのｅｐｕからテエッカのｃｐ
ｕへ入力データを転送してチェックする場合な説明した
が、その逆に転送する場合であっても工く、また、入力
データの過渡変化が問題にならない工うな応用製品（例
えばディジタル入力のみのものとかアナログ量であって
も系の応答がサンプリングタイムに比較して非常にゆる
やかなもの）においてはマスク、チェッカのｃｐｕがプ
ロセス人力しても良いことは言う１でもない。
ｕへ入力データを転送してチェックする場合な説明した
が、その逆に転送する場合であっても工く、また、入力
データの過渡変化が問題にならない工うな応用製品（例
えばディジタル入力のみのものとかアナログ量であって
も系の応答がサンプリングタイムに比較して非常にゆる
やかなもの）においてはマスク、チェッカのｃｐｕがプ
ロセス人力しても良いことは言う１でもない。
さらに本発明が２重系の片系としてのみでなく。
故障発生時の対応が緊急を要しない製品ではシングル系
としても適用可能である。
としても適用可能である。
以上の二うにこの発明にＬｆＬは、自己診断のためにマ
スクとチェッカと用の２台のｃｐｕ＆設置したので、容
易にかつ確実に自己＃＠ケ行えるので、信頼性を高める
ことができる効果がある。
スクとチェッカと用の２台のｃｐｕ＆設置したので、容
易にかつ確実に自己＃＠ケ行えるので、信頼性を高める
ことができる効果がある。
第１図は従来のディジタル制御装置のブロック図、第２
図は本発明の一実施例によるディジタル制御装置のブロ
ック図である。 １．１６・・・ｃｐｕ、２・・・メモリ、３・・・結合
装置。 ４・・・バス変換器、５・・・モニタ、６・・・２重系
管理ロジック、７・・・入力部、８・・・出力部、９・
・・切替器。 １０・・・センサ、１１・・・アクチュエータ、Ａ、Ｂ
・・・コントローラ。 なお１図中、同一符号は同一部分を示す。 代理人 大岩増雄 第１図
図は本発明の一実施例によるディジタル制御装置のブロ
ック図である。 １．１６・・・ｃｐｕ、２・・・メモリ、３・・・結合
装置。 ４・・・バス変換器、５・・・モニタ、６・・・２重系
管理ロジック、７・・・入力部、８・・・出力部、９・
・・切替器。 １０・・・センサ、１１・・・アクチュエータ、Ａ、Ｂ
・・・コントローラ。 なお１図中、同一符号は同一部分を示す。 代理人 大岩増雄 第１図
Claims (1)
- 【特許請求の範囲】 制御対象より所足周期で同一のデータな読込み。 それぞｎ独立して同一のデータ処理な実行する検数の中
央処理装置と、上記各中央処理装置工りデータ処理の結
果を入力して照合し、不一致のときは故障検出信号を出
力するモニタとを備えたディジタル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198654A JPS6091415A (ja) | 1983-10-24 | 1983-10-24 | デイジタル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198654A JPS6091415A (ja) | 1983-10-24 | 1983-10-24 | デイジタル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6091415A true JPS6091415A (ja) | 1985-05-22 |
Family
ID=16394813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198654A Pending JPS6091415A (ja) | 1983-10-24 | 1983-10-24 | デイジタル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091415A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63254537A (ja) * | 1987-04-13 | 1988-10-21 | Kyosan Electric Mfg Co Ltd | デ−タ処理装置のデ−タ比較器 |
| JPH0237367A (ja) * | 1988-07-28 | 1990-02-07 | Ricoh Co Ltd | 画像形成装置 |
| JPH03286340A (ja) * | 1990-04-03 | 1991-12-17 | Japan Electron Control Syst Co Ltd | Ｃｐｕの異常診断装置 |
| JP2015090501A (ja) * | 2013-11-05 | 2015-05-11 | 三菱電機株式会社 | 二重系制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50157778A (ja) * | 1974-06-12 | 1975-12-19 |
-
1983
- 1983-10-24 JP JP58198654A patent/JPS6091415A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50157778A (ja) * | 1974-06-12 | 1975-12-19 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63254537A (ja) * | 1987-04-13 | 1988-10-21 | Kyosan Electric Mfg Co Ltd | デ−タ処理装置のデ−タ比較器 |
| JPH0237367A (ja) * | 1988-07-28 | 1990-02-07 | Ricoh Co Ltd | 画像形成装置 |
| JPH03286340A (ja) * | 1990-04-03 | 1991-12-17 | Japan Electron Control Syst Co Ltd | Ｃｐｕの異常診断装置 |
| JP2015090501A (ja) * | 2013-11-05 | 2015-05-11 | 三菱電機株式会社 | 二重系制御装置 |
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