JPS6325710B2 - - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は、超高周波回路或いは高速デイジタル
回路に用いられる半導体装置、特にパツケージを
改良したその種の半導体装置に関する。

従来技術と問題点 従来、前記種類の半導体装置に於けるパツケー
ジとして、第１〜４図に見られるものが知られて
いる。

第１図は、セラミツク枠型パツケージの要部斜
面図であり、１は銅性のベース、２はセラミツク
匡体、２Ａは第１のセラミツク枠、２Ｂは第２の
セラミツク枠、３はリード片、４はメタライズ膜
をそれぞれ示している。

第２図は、セラミツク板型パツケージの要部斜
面図であり、５は銅製のベース、６はセラミツク
板、６Ａは窓、７は導電膜をそれぞれ示してい
る。

これらのパツケージは、小型であり、半導体素
子用或いは小型固体装置用としては安価でもある
ので広く使用されている。しかしながら、更に高
性能化しようとすると幾つかの問題がある。

たとえば、第１図のものでは、ハーメチツク・
シールを行なつた場合に、リング状になつている
セラミツク枠２Ｂ上のメタライズ膜４が共振する
ことがある。この共振はメタライズ膜４がリング
状になつている長さに応じた周波数で発生する。
これを避けようとして、封止用の蓋体を金属にし
たり、或いは、セラミツクに全面メタライズした
ものを用いると、共振周波数を幾分高めることは
可能であるが、メタライズされた部分の面積に応
じた共振を示す。従つて、このパツケージを超高
周波帯で使用するには制限があり、一般には用い
られていない。

また、第２図のものでは、導電膜７間でクロ
ス・トークを発生する虞があるので、これも超高
周波用としては不適である。このパツケージは、
実は高速デイジタル回路用であつて、近年、デイ
ジタル回路も特に高速化の為の開発が急速に行な
われ、GaAs系を中心としてSi系のものに於いて
もＧHz帯で動作するのものが現われている。この
種の回路、例えばロジツク、メモリ等では複雑な
樹能を持つもので、入出力端子は10〜40ピンと極
めて多い、そして、これ等のロジツク、メモリが
高速化するにつれて、前記の封止の問題の他に、
限られた面積内に多数の端子が存在する為に前記
したクロス・トース、即ち、端子間の信号の結合
に依る漏れ或いは共振や発振を生じ、更には、封
止部等に於ける寄生容量の増大に依る高速性能の
劣化が考えられる。

そこで、現在、超高周波用としては、回路を銅
とセラミツクとを積層して作製したチツプ上に形
成し、これを第３図或いは第４図に見られるパツ
ケージにいれ、全体を封止して外気からの保護措
置を講ずるようにしている。

第３図は、金属匡体型パツケージの要部斜面図
であり、８は金属匡体、９は同軸コネクタ、９Ａ
は芯線、１０はセラミツク或いは樹脂などからな
るインシユレータをそれぞれ示している。第４図
は、鍔付金属匡体型パツケージの要部斜面図であ
り、１１は鍔付金属匡体、１２はインシユレー
タ、１３は芯線をそれぞれ示している。

これ等は、いずれも大型化することは避けられ
ない旨の欠点があり、また、それ等パツケージの
欠点を更に詳細に説明すると次の通りである。

即ち、第３図の例では、封止部は同軸線路であ
り、外部回路との結合は同軸コネクタ９に依り、
また、内部回路との結合は同軸の芯線９Ａを延長
してそれぞれ行なつている。従つて、内部回路
（ストリツプ線路構造）との接続は第５図に示す
ように、セラミツク板１０Ａに50〔Ω〕のストリ
ツプ線路９Ｂを形成したチツプを挿入し、芯線９
Ａと線路９Ｂとを接続して変換し、線路９Ｂと内
部回路のパツドとをリード・ボンデイングしてい
る。この構造は、同軸コネクタ９と外部回路との
結合が容易である旨の大きな利点はあるが、現
在、半導体装置に要求されている小型化、高信頼
化、低価格化等の面で問題があり、特に、次の二
点は重大である。

(イ) 同軸コネクタを用いているので小型化が困難
である。これを解消しようとして、第４図に見
られるように、芯線１３を外部回路のストリツ
プ線路と結合するようにしたものがある。この
構造のものは、必要に応じて同軸コネクタにす
ることも出来るので利点はあるが、ストリツプ
線路に変換する作業はユーザの手に委ねられて
いるので、変換の特性を保証することが困難で
あり、また、広帯域のインピーダンス整合を行
なうことが難しい。

(ロ) ハーメチツク・シールを行う部分の長さが長
いのでシールが困難である。一般に、鑞付けす
る際は、鑞材をシール部に載せ、その上から蓋
体を載せ、必要に応じて圧力を加え、恒温槽に
いれる。鑞材は融点に達すると溶け、シール部
や蓋体のメタルになじみハーメチツク・シール
をすることが出来る。然し乍ら、その際、パツ
ケージ内の大量の気体、例えば窒素が熱つせら
れて膨張し、溶けた鑞材に内側から外側へ圧力
を加え、シール部にピン・ボールを発生させ
る。また、溶接でハーメチツク・シールする場
合には、溶接条件が一定になり難く、他の部分
の過熱防止の為の措置もしなければならず、そ
して、一個ずつ行う必要があるので時間が掛
り、歩留りが低下するなど、コストの上昇を招
き、特に、パツケージが小型化するにつれ溶接
は困難になる。

ところで、本発明者等は、例えば、第１図のパ
ツケージについて第６図に見られるような改変を
加えてみた。尚、第６図では第１図に関して説明
した部分と同部分を同記号で指示してある。

即ち、リード片３を挾みセラミツク匡体２の内
外にメタライズ膜１４，１５，１６，１７を形成
し、しかも、それ等をメタライズ膜４とコンタク
トさせ、メタライズ膜４からなるリングの実効長
を短縮したものである。しかし、このようにして
も、メタライズ膜の寄生容量、寄生インダクタン
ス等の影響で十分高い周波数まで使用することは
出来なかつた。

また、第７図に見られるような超小型パツケー
ジも試作した。尚、第７図では第１図に関して説
明した部分と同部分は同記号で指示してある。

この従来例が第１図従来例と相違する点は、周
波数入力端子１８、同出力端子１９、直流入力端
子２０，２１，２２，２３を有していることであ
る。そして、図示してないが、パツケージ内には
サフアイア基板上に超少型回路を形成したバラン
ス型増幅器を置設した。この装置は、小型である
と共にハーメチツク・シールされている旨の利点
があり、また、サフアイア基板上の回路は入出力
用のハイブリツド・カプラを有し特性インピーダ
ンスに整合されている為、パツケージ内に収容
し、パツケージ内のセラミツク枠２Ａ上の端子と
サフアイア基板上の回路に於ける外部結合端子と
をリード・ボンデイングすることに依り、第８図
に見られるようにパツケージに封入された複数の
増幅段を直接結合することが可能である。

第８図は、第４図のパツケージを３個接続した
ものであり、第７図で説明した部分と同じ部分は
同記号で指示してある。

第８図に於て、端子１８に高周波入力を、端子
２０，２２に直流電圧をそれぞれ給すると、２段
目、３段目と供給されて、高周波出力を端子１９
から取り出すことが出来る。この装置に関して
は、４〜８〔ＧHz〕帯で優れた性能を得ているが、
例えば、８〜18〔ＧHz〕帯での増幅器を構成する
場合、第６図に見られるパツケージと同じ対策を
施したにも拘わらず、ハーメチツク・シールの為
のリング状メタライズ膜が共振し、その共振周波
数が約11〔ＧHz〕となり、８〜18〔ＧHz〕の範囲に
入つてしまうので、実現することは出来なかつ
た。もう一つの問題点はアース電極の事である
が、これについては、後に詳記する。

ところで、現在、第９図に見られるような内部
整合型GaAs電界効果半導体装置が知られてい
る。尚、第９図でも第１図で説明した部分と同じ
部分を同記号で指示してある。

この装置では、パツケージ内に半導体チツプ２
４、入力側整合回路２５、出力側整合回路２６を
備え、例えばGaAs―FETである半導体チツプ２
４を用いて回路を構成することが困難であるユー
ザに対し、パツケージ内でインピーダンス整合を
行い、ユーザは外部に希望の特性を得る為の簡単
な整合回路、DCバイアス回路を準備すれば良い
ようにしたものであり、比較的に希望する性能が
得られ易い為広く使用されている。

しかしながら、この装置も周波数が高くなる
と、GaAs―FETのインピーダンスの低下等の理
由から、希望する性能が得られ難くなることに加
え、パツケージの寄生容量、寄生インダクタン
ス、高周波損失が増加する為、一層性能は得られ
難くなる欠点があり、しかも、前記と同様、リン
グ状メタライズ膜の共振及び後記するアース電極
の問題もあつて、現在、10〔ＧHz〕以下程度で使
用するものが実現されているにすぎず、前記のよ
うな状況が更に深刻となる10〔ＧHz〕を越える帯
域で使用出来るパツケージの提供が切望されてい
る。因に、10〔ＧHz〕以上で使用されているパツ
ケージが無いわけではなく、12〔ＧHz〕程度まで
使用される極めて小型のパツケージがあるけれど
も、その小型の故に用途が限定されたものとな
り、僅かに低雑音用GaAs―FETに使用されてい
るに過ぎない。

さて、ここで、セラミツク枠型パツケージに共
通するアース電極の問題に関して説明する。

一般に、高周波用パツケージに於ては、セラミ
ツクと金属との熱膨張率の違いから、セラミツク
部分に割れを生ずる問題があつた。

これを防止する為、第１０図に見られるような
パツケージが考えられた。尚、第１０図でも第１
図に関して説明した部分と同じ部分は同記号で指
示してある。

図から判るように、ベース１にリング部５Ａを
形成し、その上にセラミツク枠２Ａが取付けられ
ているものである。尚、２７はメタライズ膜であ
る。

このようにすると、セラミツク部の割れに関す
る限り絶対的な効果を与えるが、周波数が10〔Ｇ
Hz〕以上になると、リング部５Ａのインダクタン
スが大きくなり、それがセラミツク枠２Ａに於け
るアース電極であるメタライズ膜２７とベース１
との間に入ることになる為、アース電極であるメ
タライズ膜２７がアースとしての機能を失ない、
ストリツプ・ラインのインピーダンスが適正値か
らずれて、性能が劣化する。

更にまた、第１０図に見られるパツケージを、
第１１図に見られるように結合させると、矢印で
示す部分に空洞が形成されるので８〔ＧHz〕程度
の共振を生ずる欠点がある。尚、このパツケージ
の結合の仕方は、パツケージ同志を衝合し、リー
ド片３をボンデイング２８することに依つて行
う。

前記説明から明らかであろうが、現在、超高周
波回路や高速デイジタル回路にとつて、10〔ＧHz〕
以上で使用できるパツケージの出現が切望される
ところであり、近年の装置の構成が、ストリツ
プ・ライン（外部回路との結合）―ストリツプ・
ライン（封止部）―ストリツプ・ライン（内部回
路との結合）の構成を採るようになつて来ている
ので問題は益々深刻である。

発明の目的 本発明の超高周波用或いは高速デイジタル用と
して好適なパツケージを有する半導体装置を提供
するものである。

発明の実施例 第１２図、第１３図、第１４図は、本発明に用
いる電気端子の正面図、側面図、斜面図である。

図に於いて、２９は例えばセラミツク板からな
る絶縁物基体、３０は基体２９の表面に形成され
たストリツプ・ライン、３１は例えばセラミツク
板からなる絶縁物駒体、３２はメタライズ膜をそ
れぞれ示している。尚、駒体３１は幅が基体２９
と同じで、パツケージの内面及び外面に対向する
方向、即ち、ストリツプ・ライン３０と同じ方向
には短くなつている。従つて、ストリツプ・ライ
ン３０の一部は表出している。

第１５図は、電気端子の他の実施例であつて、
第１４図等で説明した部分と同部分は同記号で指
示してある。

この実施例がさきに説明した実施例と相違する
点は、基体２９及び駒体３１がそれぞれ半円形を
なしていて、正面から見ると円をなしていること
である。

第１６図は、電気端子を製造する方法の一例を
表わすものである。

まず、ａに見られるように、例えばアルミナ生
セラミツク板（基体２９に相当）に例えばタング
ステンからなるラミネート用金属パターン（スト
リツプ・ライン３０に相当）を形成し、次に、ｂ
に見られるように、小さい例えばアルミナ生セラ
ミツク板（駒体３１に相当）を載置してから焼結
し、次に、ｃに見られるように、ラミネート用金
属パターンに金（Au）を鍍金してから底面、側
面、小さいセラミツク板の上面にメタライズ膜を
形成して完成する。尚、本発明に於ける電気端子
は正面から見た場合の形状が第１４図或いは第１
５図に見られるような四角形或いは円形である必
要はなく、他の形状例えば多角形であつても良
い。

この電極端子では、駒体３１を境にしてストリ
ツプ・ライン３０の一方は外部回路と、他方は内
部回路とそれぞれ接続されるものであり、接続は
例えばリード・ボンデイングに依つて行なわれ、
電気的特性としては同軸線路に近いものになつて
いる。ストリツプ・ライン３０のラミネート部
分、即ち、基体２９と駒体３１とに挾まれた部分
は、通常、リボン状（横断面を円形にすることも
出来る）であり、絶縁物を介して高周波結合する
外導体（金属パツケージの本体）は、通常、角型
（横断面を円形にすることも出来る）であるから
厳密な意味では同軸とは云えないが、アース電極
となる外導体が側面にも迫つていて、電界分布か
らしても擬似同軸線路を見ることが出来る。

前記のような、ストリツプ・ライン―擬似同軸
線路―ストリツプ・ラインの構造寸法は自由に設
計できるが、第１２図の例では、正面から見て、
一辺1.2〔mm〕の正方形であり、駒体３１（第１３
図）のストリツプ・ラインと同一方向の長さが
0.5〔mm〕、駒体３１を載置してある基体２９に於
けるストリツプ・ラインと同一方向の長さが１
〔mm〕、ストリツプ・ライン３０の長さが0.25
〔mm〕、幅が0.3〔mm〕、同じくラミネート部分の長
さが0.5〔mm〕、幅が0.25〔mm〕である。

第１７図は、本発明一実施例の要部斜面図であ
る。図に於いて、４０は金属基体、４０Ａは匡体
部、４１は電気端子、４２はリード片をそれぞれ
示す。

この実施例に於ける入出力端子の特性例を第１
８図及び第１９図に示してある。

第１８図では、縦軸に高周波損失を、横軸に周
波数を採つてあり、また、第１９図では、縦軸に
端子に於ける電力反射係数を、横軸に周波数を採
つてある。これ等の線図からすると、この装置
は、18〔ＧHz〕の超高周波で使用することができ
ることをを示し、また、更に高い周波数帯まで使
用可能であることが予測される。

このような優れた特性が得られる理由は、前記
リング状メタライズ膜に依る共振が生じないこと
であり、また、第１０図に見られるようなリング
部５Ａを用いていないからである。これを第２０
図に依り説明する。

第２０図は、第１７図に於ける電極端子近傍で
の横断面図であり、第１４図及び第１７図に関し
て説明した部分と同部分は同記号で指示してあ
る。

図から明かなように、この実施例では、基体２
９及び駒体３１が直接アース電極即ち金属基体４
０或いは匡体部４０Ａに接つしていて結果的にス
トリツプ・ライン及び擬似同軸線路部分（ストリ
ツプ・ラインのラミネート部分近傍）の外導体に
相当する部分が確実にアース電位になつているこ
とが保証されていること、外部回路への接続部分
がストリツプ・ラインになつているので不連続部
分が無くなつたこと、ストリツプ・ラインと擬似
同軸線路部分の設計が最適化されていること等に
依るものである。

第２１図は、GaAs―FETに関する実施例であ
つて、ａは要部平面図、ｂは要部正面図であり、
第１７図及び第２０図に関して説明した部分と同
部分は同記号で指示してある。

この実施例では、匡体部４０Ａの内部中央の金
属基体４０上にGaAs―FETチツプ４３を配設
し、該チツプ４３の両隣には簡単な整合回路を搭
載した絶縁物基板４４が配設され、それ等の素子
と内部ストリツプ・ラインとはリード・ボンデイ
ングで接続されている。従来、この種の装置は、
パツケージの面からの制約で10〔ＧHz〕以下の周
波数帯でしか使用することが出来なかつたが、本
実施例に依れば20〔ＧHz〕以下の全域で使用でき、
更に構造の最適化を行なえば30〜40〔ＧHz〕に於
いても使用可能である。

第２２図は、他の実施例の要部正面図であり、
第２１図に関して説明した部分と同部分は同記号
で指示してある。

この実施例と第２１図実施例と相違する点は、
基体４０及び匡体部４０Ａに切欠き４０Ｂを形成
し、該切欠きに基体２９及び駒体３１からなる電
気端子４１を嵌挿し、駒体３１の上表面と匡体部
４０Ａの上表面を同一平面となし、その上にメタ
ライズ膜を有するセラミツク蓋体を封止するもの
である。

第２３図は、他の実施例の要部正面図であり、
第２２図に関して説明した部分と同部分は同記号
で指示してある。

この実施例と第２２図実施例と相違する点は、
欠切き４０Ｂに電気端子４１を嵌挿した後、その
上に金属枠４０Ｃを固着したものであり、このよ
うにすると、駒体３１の上面が確実にアース電位
となる。

第２４図は、他の実施例であつて、ａは要部平
面図、ｂは要部正面図であり、第２１図に関して
説明した部分と同部分は同記号で指示してある。

この実施例は、超小型のバランス型増幅器（図
示せず）をサフアイア基板に搭載し、それを匡体
部４０Ａに封入したものである。従つて、高周波
入力端子となるリード片４５、同じく出力端子と
なるリード片４６、ゲート電圧端子となるリード
片４７及び４８、ドレイン電圧端子となるリード
片４９及び５０を有している。若し、ゲート電圧
端子及びドレイン電圧端子を直流入力端子として
使用するのであれば、他のゲート電圧端子及びド
レイン電圧端子は次段へ直流電圧を与える出力端
子として用いられる。この実施例を複数個連結す
る際は、少なくとも最初と最後のもの以外のリー
ド片は除去し、ストリツプ・ライン同志をリー
ド・ボンデイングすると良い。

従来の装置であると高周波入出力端子と直流端
子との間に高周波結合が存在し、信号出力に共振
に依る凹みを生ずる等の影響があつたが、本実施
例では、電気端子が擬似同軸になつているのでア
ース電極（金属基体）に依り直流端子から離隔さ
れ、また、ストリツプ・ラインもアース電極に依
り直流端子から隔離されているので高周波結合は
全く見られない。

第２５図には、第２４図に関して説明した装置
を８〜18〔ＧHz〕で使用できるように設計及び製
作し、利得と周波数との関係を測定した結果の線
図であり、縦軸には利得を、横軸には周波数をそ
れぞれ採つてある。図から判るように、８〜18
〔ＧHz〕に亘り５〜６〔dB〕の平坦な特性を示し、
小型のパツケージに封入されたものとしては、嘗
てない良好な高周波特性を得ている。

第２６図には、第２４図に関して説明した装置
に於ける入出力VSWRと周波数の関係が示され、
縦軸には入出力VSWRを、横軸には周波数をそ
れぞれ採つてあり、inは入力の、outは出力の特
性を表している。このように良好な特性が得られ
るのは、内部回路の接続がストリツプ・ライン同
志で行なわれていることにも関連がある。

第２７図は、高速デイジタル回路用半導体装置
に関する実施例を表し、ａは要部平面図、ｂは要
部正面図である。

この実施例は、形状が異なるだけで、基本的に
は例えば第２４図のものと変るところはない。

図に於いて、５１は金属ベース、５１Ａは匡体
部、５２は電気端子、５３は半導体チツプをそれ
ぞれ示している。

この実施例は、高速Ａ／Ｄ変換器、高速プリス
ケーラ、高速演算回路等として有用であり、これ
等は例えばGaAs系の場合には数ＧHzにも達する
ものがある。現在は、第２図に関して説明したよ
うなものを用いているが、これについて欠点があ
ることは前記した通りである。本実施例に於ける
金属ベース５１と電気端子５２と封止部は他の実
施例と同様に擬似同軸線路になつていると共にス
トリツプ・ラインを含め特性インピーダンスは50
〔Ω〕になつていて、従来のものの欠点は完全に
解消されている。尚、この実施例に限らず、全て
の実施例について、ストリツプ・ライン―封止部
（擬似同軸線路部分）―ストリツプ・ライン全体
として50〔Ω〕とすることが出来、その為にはス
トリツプ・ライン或いはそのラミネート部分が直
線以外のテーパ線路等の形状を採ることもある。
また、第２７図の実施例に於いて、ストリツプ・
ラインにリード片を接着して金属ベース５１の外
方へ引き出すことも出来る。

第２７図の装置には、GaAs系差動増幅器を組
み込むこともできる。

第２８図はその場合の電力利用と周波数との関
係を表す線図であつて、この場合も優れた特性が
得られている。

発明の効果 本発明の半導体装置に於いては、絶縁物基体上
にストリツプ・ラインを形成しそのストリツプ・
ラインのラミネート部分近傍上に絶縁物駒体をも
うけてなる電気端子を金属匡体部を有する金属ベ
ースの穴或いは切欠き等の貫通部に嵌挿固着した
構造を有しているので、電気端子はアース電位と
なる金属ベースに広い面積で直接固着されている
から、前記従来例のようにリング部を介して固着
した場合のようにアースが不確実となる虞はない
し、そして、構造上からして電気端子に於ける絶
縁物に熱膨張率の相違に起因する割れを生ずるこ
ともあり得ない。また、金属匡体部の上縁に直接
或いはメタライズ膜を介して蓋体を固着しても、
リングに依る共振が発生することはない。

【図面の簡単な説明】

第１図乃至第８図は従来例の要部斜面図、第９
図は従来例の要部平面図、第１０図及び第１１図
は要部断面図、第１２図乃至第１４図は本発明に
於ける電気端子の正面図と側面図と斜面図、第１
５図は電気端子の他の例を表わす斜面図、第１６
図ａ，ｂ，ｃは電気端子の製造工程を説明する斜
面図、第１７図は本発明一実施例を表わす要部斜
面図、第１８図及び第１９図は第１７図実施例の
特性を表わす線図、第２０図は第１７図実施例の
要部断面図、第２１図ａ，ｂは他の実施例の要部
平面図と要部正面図、第２２図は他の実施例の要
部正面図、第２３図は他の実施例の要部正面図、
第２４図ａ，ｂは他の実施例の要部平面図と要部
正面図、第２５図及び第２６図は第２４図実施例
の特性を表わす線図、第２７図ａ，ｂは他の実施
例の要部平面図と要部正面図、第２８図は本発明
に依る差動増幅器の特性を表わす線図である。 図に於いて、２９は絶縁物基体、３０はストリ
ツプ・ライン、３１は絶縁物駒体、３２はメタラ
イズ膜、４０は金属ベース、４０Ａは金属匡体、
４１は電気端子、４２はリード片である。

Claims (1)

1. 【特許請求の範囲】 １ 枠状の金属筐体部を上部に、半導体素子を搭
   載する板状の金属基体部を底部にそれぞれ有し、
   且つ、該金属筐体部の内外を結ぶ貫通部を有する
   金属ベースと、 表面の一部に於いて一端から他端に延びるスト
   リツプ・ラインが形成された絶縁物基体、及び該
   絶縁物基体の表面の中央部上とストリツプ・ライ
   ン中央部上に設けられて該絶縁物基体と一体化さ
   れた絶縁物駒体を有し、該絶縁物基体表面の前記
   一端及び他端に於いて前記ストリツプ・ラインが
   露出され、且つ、前記金属ベースの貫通部に嵌挿
   固着された電気端子とを備えてなり、 前記絶縁物基体の底面部は前記一端及び他端を
   含めて前記金属基体部上に在り、該絶縁物基体表
   面の一端に於けるストリツプ・ラインが前記金属
   筐体部の外側に、他端に於けるストリツプ・ライ
   ンが該金属筐体部の内側にそれぞれ露出されてな
   ること を特徴とするとする半導体装置。