JPH0287701A - 高周波集積回路用パッケージ - Google Patents
高周波集積回路用パッケージInfo
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- JPH0287701A JPH0287701A JP63239035A JP23903588A JPH0287701A JP H0287701 A JPH0287701 A JP H0287701A JP 63239035 A JP63239035 A JP 63239035A JP 23903588 A JP23903588 A JP 23903588A JP H0287701 A JPH0287701 A JP H0287701A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Power Engineering (AREA)
- Waveguides (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高周波集積回路等の半導体素子を収容する
ための高周波集積回路用パッケージに関する。
ための高周波集積回路用パッケージに関する。
従来、この種の高周波集積回路用パッケージにおいては
、枠体１は第８図および第９図に示すように、コプレー
ナ導波路構造の高周波入出力端子を構成するための中心
導体層６、接地層７を形成した第１のセラミック基板１
３と該第１のセラミック基板１３上に形成した端子を絶
縁するための第２のセラミック基板１４とを積層させた
構成をしており、半導体素子が搭載される領域２の周囲
を取り囲むような構造が取られていた。また、高周波入
出力端子としてのコプレーナ導波路構造における接地層
７とセラミック製基体表面の導体層あるいは金属製基体
３とは第１のセラミック基板１３を貫通して導通させた
ピアホール１２を介して接続される構成が取られていた
。なお、１５はバイアス電圧供給端子である。
、枠体１は第８図および第９図に示すように、コプレー
ナ導波路構造の高周波入出力端子を構成するための中心
導体層６、接地層７を形成した第１のセラミック基板１
３と該第１のセラミック基板１３上に形成した端子を絶
縁するための第２のセラミック基板１４とを積層させた
構成をしており、半導体素子が搭載される領域２の周囲
を取り囲むような構造が取られていた。また、高周波入
出力端子としてのコプレーナ導波路構造における接地層
７とセラミック製基体表面の導体層あるいは金属製基体
３とは第１のセラミック基板１３を貫通して導通させた
ピアホール１２を介して接続される構成が取られていた
。なお、１５はバイアス電圧供給端子である。
また、この種の高周波集積回路用パッケージの場合、半
導体素子が搭載される領域２に半導体素子を搭載して半
導体素子の電極と前記高周波入出力端子を構成する中心
導体層６および接地層７間をそれぞれボンディング用ワ
イア等で接続した後、板状材料（図示せず）を付けて半
導体素子を封止することによって増幅器等の機能を有す
る高周波モジュールが得られる。
導体素子が搭載される領域２に半導体素子を搭載して半
導体素子の電極と前記高周波入出力端子を構成する中心
導体層６および接地層７間をそれぞれボンディング用ワ
イア等で接続した後、板状材料（図示せず）を付けて半
導体素子を封止することによって増幅器等の機能を有す
る高周波モジュールが得られる。
（発明が解決しようとする課題〕
しかし、高周波入出力端子間で前記第１．第２のセラミ
ック基板１３．１４を介してリング共振を生ずる、ある
いは第１．第２のセラミック基板１３．１４を介したマ
イクロ波の澗洩分が高周波入出力端子にフィードバック
される等によって、高周波モジュールの周波数特性が劣
化するという欠点があった。また、高周波入出力端子に
おける接地層７がピアホール１２のみでセラミック製基
体表面に形成された導体層あるいは金属製基体３と接続
しているため、ピアホール１２におけるインダクタンス
成分、抵抗成分等により、接地層７の電位が充分にセラ
ミック製基体表面に形成された導体層あるいは金属製基
体３の電位、すなわち、接地電位とならず高周波用端子
での不整合を生じ、高周波集積回路用パッケージにおけ
る高周波特性が制限されるという欠点があった。
ック基板１３．１４を介してリング共振を生ずる、ある
いは第１．第２のセラミック基板１３．１４を介したマ
イクロ波の澗洩分が高周波入出力端子にフィードバック
される等によって、高周波モジュールの周波数特性が劣
化するという欠点があった。また、高周波入出力端子に
おける接地層７がピアホール１２のみでセラミック製基
体表面に形成された導体層あるいは金属製基体３と接続
しているため、ピアホール１２におけるインダクタンス
成分、抵抗成分等により、接地層７の電位が充分にセラ
ミック製基体表面に形成された導体層あるいは金属製基
体３の電位、すなわち、接地電位とならず高周波用端子
での不整合を生じ、高周波集積回路用パッケージにおけ
る高周波特性が制限されるという欠点があった。
この発明は、前記欠点を改善あるいは除去するためにな
されたもので、枠体におけるリング共振の抑制、枠体を
介したマイクロ波の漏洩分の高周波入出力端子へのフィ
ードバックの抑制ならびにピアホールにおけるインダク
タンス成分、抵抗成分の低減化を図ることによって、半
導体素子を搭載した高周波モジュールが３０ＧＨｚ帯の
超高周波領域まで動作可能となる高周波集積回路用パッ
ケージを士是イ共することを目的とする。
されたもので、枠体におけるリング共振の抑制、枠体を
介したマイクロ波の漏洩分の高周波入出力端子へのフィ
ードバックの抑制ならびにピアホールにおけるインダク
タンス成分、抵抗成分の低減化を図ることによって、半
導体素子を搭載した高周波モジュールが３０ＧＨｚ帯の
超高周波領域まで動作可能となる高周波集積回路用パッ
ケージを士是イ共することを目的とする。
この発明にかかる高周波集積回路用パッケージは、枠体
を、複数の薄い絶縁性シートの各表面にコプレーナ導波
路構造の周囲を取り囲むように導体層を形成し、さらに
各導体層間および各導体層とコプレーナ導波路構造の高
周波入出力端子の接地層と、導体層を形成した基体の導
体層あるいは導電性基体とを電気的に接続して構成した
ものである。
を、複数の薄い絶縁性シートの各表面にコプレーナ導波
路構造の周囲を取り囲むように導体層を形成し、さらに
各導体層間および各導体層とコプレーナ導波路構造の高
周波入出力端子の接地層と、導体層を形成した基体の導
体層あるいは導電性基体とを電気的に接続して構成した
ものである。
また、この発明においては、枠体に形成された高周波入
出力端子を除く他の高周波入出力端子。
出力端子を除く他の高周波入出力端子。
低周波入出力端子、バイアス電圧供給用端子および接地
用端子を枠体あるいは基体のいずれか一方に形成するこ
とができる。
用端子を枠体あるいは基体のいずれか一方に形成するこ
とができる。
この発明においては、コプレーナ導波路構造の全周囲が
導体で囲まれていると等価となり、リング共振の抑制、
マイクロ波の漏洩分の高周波入出力端子へのフィードバ
ックの制御、およびインダクタンス成分の低減がはかれ
る。
導体で囲まれていると等価となり、リング共振の抑制、
マイクロ波の漏洩分の高周波入出力端子へのフィードバ
ックの制御、およびインダクタンス成分の低減がはかれ
る。
また、枠体に形成された高周波入出力端子を除く他の端
子を基体に設けたものは、シールドがより完全に行われ
、高周波特性が向上する。
子を基体に設けたものは、シールドがより完全に行われ
、高周波特性が向上する。
（実施例１）
第１図〜第５図はこの発明の第１の実施例を説明する図
であって、第１図は斜視図、第２図は、第１図の高周波
入出力端子（Ｔの部分）を詳細に説明した斜視図、第３
図は、第２図のＡ−Ａ ’の断面図、第４図は第２図を
Ｂ方向から見た図、第５図は半導体素子を実装した構成
例の上面図である。
であって、第１図は斜視図、第２図は、第１図の高周波
入出力端子（Ｔの部分）を詳細に説明した斜視図、第３
図は、第２図のＡ−Ａ ’の断面図、第４図は第２図を
Ｂ方向から見た図、第５図は半導体素子を実装した構成
例の上面図である。
図において、１はこの発明の高周波集積回路用パッケー
ジの枠体、２は半導体素子を搭載する領域、３は導体層
で覆われたセラミック製基体あるいは金属製基体、６は
コプレーナ導波路を構成するための（高周波入出力端子
の）中心導体層、７はコプレーナ導波路を構成するため
の（高周波入出力端子の）接地層、８は薄いセラミック
基板、９は前記薄いセラミック基板８の表面の内、接地
層７に平行な面に形成された第１の導体層、１゜は前記
薄いセラミック基板８の表面の内、接地層７に直交する
面に形成された第２の導体層、１１はコプレーナ導波路
を構成するための絶縁層、１２はピアホール、１５はバ
イアス電圧供給端子、１６は半導体素子、１７はバイパ
スコンデンサ、１８はボンディング用ワイアである。
ジの枠体、２は半導体素子を搭載する領域、３は導体層
で覆われたセラミック製基体あるいは金属製基体、６は
コプレーナ導波路を構成するための（高周波入出力端子
の）中心導体層、７はコプレーナ導波路を構成するため
の（高周波入出力端子の）接地層、８は薄いセラミック
基板、９は前記薄いセラミック基板８の表面の内、接地
層７に平行な面に形成された第１の導体層、１゜は前記
薄いセラミック基板８の表面の内、接地層７に直交する
面に形成された第２の導体層、１１はコプレーナ導波路
を構成するための絶縁層、１２はピアホール、１５はバ
イアス電圧供給端子、１６は半導体素子、１７はバイパ
スコンデンサ、１８はボンディング用ワイアである。
はじめに、第１の実施例における枠体１の製造工程例に
ついて説明する。まず、薄いセラミックのグリーンシー
トを６枚用意し、それぞれの表面と裏面の所定の個所に
導電性材料、例えばタングステンペーストを塗布し、第
１の導体層９の形成準備をした後積層する。その後、パ
ンチング等で所定の位置を開口し、ピアホール１２用の
穴および半導体素子１６を搭載する領域２を形成する。
ついて説明する。まず、薄いセラミックのグリーンシー
トを６枚用意し、それぞれの表面と裏面の所定の個所に
導電性材料、例えばタングステンペーストを塗布し、第
１の導体層９の形成準備をした後積層する。その後、パ
ンチング等で所定の位置を開口し、ピアホール１２用の
穴および半導体素子１６を搭載する領域２を形成する。
さらに、ピアホール１２用の穴に前記タングステンペー
ストを埋め込んでピアホール１２を形成する。次に、積
層した薄いセラミック基板８の壁面の所定の箇所、すな
わちコプレーナ導波路構造の高周波入出力端子の高周波
特性を損なわない範囲および他の端子を絶縁させる範囲
に、前記タングステンペーストを塗布する。最後に、セ
ラミック製基体表面に形成された導体層あるいは金属製
基体３に前記積層したセラミック基板８を銀ろう等の板
を挟んで重ね合わせた後高温で焼成する。
ストを埋め込んでピアホール１２を形成する。次に、積
層した薄いセラミック基板８の壁面の所定の箇所、すな
わちコプレーナ導波路構造の高周波入出力端子の高周波
特性を損なわない範囲および他の端子を絶縁させる範囲
に、前記タングステンペーストを塗布する。最後に、セ
ラミック製基体表面に形成された導体層あるいは金属製
基体３に前記積層したセラミック基板８を銀ろう等の板
を挟んで重ね合わせた後高温で焼成する。
この工程によって、枠体１は、第２図に示すように６枚
の薄いセラミック基板８が第１．第２の導体層９．１０
で囲まれた構造となる。また、高周波入出力端子の部分
は第３図に示すようにコプレーナ導波路の両側に高周波
入出力端子を構成する中心導体層６、接地層７と平行に
第１の導体層９が配置される。さらに、第２図、第４図
に示すように中心導体層６、接地層７と直交する枠体１
表面に第２の導体層１０が形成され、また、高周波入出
力端子の接地層７とセラミック製基体表面の導体層ある
いは金属製基体３と接続し接地層７と直交する面方向に
ピアホール１２が配置される。
の薄いセラミック基板８が第１．第２の導体層９．１０
で囲まれた構造となる。また、高周波入出力端子の部分
は第３図に示すようにコプレーナ導波路の両側に高周波
入出力端子を構成する中心導体層６、接地層７と平行に
第１の導体層９が配置される。さらに、第２図、第４図
に示すように中心導体層６、接地層７と直交する枠体１
表面に第２の導体層１０が形成され、また、高周波入出
力端子の接地層７とセラミック製基体表面の導体層ある
いは金属製基体３と接続し接地層７と直交する面方向に
ピアホール１２が配置される。
この結果得られたパッケージの枠体１は、接地層７であ
るセラミック製基体表面の導体層あるいは金属製基体３
に導通した第１の導体層９、第２の導体層１ｏによって
枠体１の内外が電気的にシールドされた構造となり、従
来のセラミック製枠体におけるマイクロ波の漏洩分の高
周波入出力端子へのフィードバックの低減を抑制でき、
さらに、ピアホール１２では不十分だったコプレーナ導
波路構造の高周波入出力端子における接地層７の電位を
セラミック製基体表面の導体層あるいは金属製基体３の
電位に限りなく近くできる構造となり、ピアホール１２
でのインダクタンス成分および抵抗成分の低減が図れる
。その結果、枠体１はコプレーナ導波路構造の高周波入
出力端子を除き、擬似的に金属製枠体と同等の効果が得
られ、この発明の枠体１を介したリング共振等を除去で
きるため、パッケージのキャビティ寸法はＴＥ＋ｏ＋
、ＴＥ＋ｏモードのマイクロ波の伝播を考慮した設計を
行えばよいことになる。以上の結果をもとにパッケージ
のキャビティを設計した結果、パッケージの高周波入出
力端子間のアイソレーションが３０ＧＨｚ帯でも３０ｄ
Ｂ以上が得られるとともに、高周波用端子の挿入損失が
０．３ｄＢ以下と低損失化が達成できた。
るセラミック製基体表面の導体層あるいは金属製基体３
に導通した第１の導体層９、第２の導体層１ｏによって
枠体１の内外が電気的にシールドされた構造となり、従
来のセラミック製枠体におけるマイクロ波の漏洩分の高
周波入出力端子へのフィードバックの低減を抑制でき、
さらに、ピアホール１２では不十分だったコプレーナ導
波路構造の高周波入出力端子における接地層７の電位を
セラミック製基体表面の導体層あるいは金属製基体３の
電位に限りなく近くできる構造となり、ピアホール１２
でのインダクタンス成分および抵抗成分の低減が図れる
。その結果、枠体１はコプレーナ導波路構造の高周波入
出力端子を除き、擬似的に金属製枠体と同等の効果が得
られ、この発明の枠体１を介したリング共振等を除去で
きるため、パッケージのキャビティ寸法はＴＥ＋ｏ＋
、ＴＥ＋ｏモードのマイクロ波の伝播を考慮した設計を
行えばよいことになる。以上の結果をもとにパッケージ
のキャビティを設計した結果、パッケージの高周波入出
力端子間のアイソレーションが３０ＧＨｚ帯でも３０ｄ
Ｂ以上が得られるとともに、高周波用端子の挿入損失が
０．３ｄＢ以下と低損失化が達成できた。
次に、この構造のパッケージを用いた高周波モジュール
への通用例について説明する。
への通用例について説明する。
第５図に示すように、このパッケージに半導体素子１６
、バイパスコンデンサ１７をパッケージの領域２にＡｕ
Ｓｎ等のはんだを用いて取りつけた後、半導体素子１６
の電極と高周波入出力端子の中心導体層６、接地層７お
よびバイパスコンデンサ１７、ＤＣ電圧供給用導体層間
をそれぞれボンディング用ワイア１８で電気的に結線す
る。最後に、金属製の蓋（図示せず）で気密封止するこ
とによって高周波モジュールが完成する。この場合、パ
ッケージの高周波用端子および枠体１が前述のような構
造になっていることから、前記高周波モジュールに高周
波信号を入力し半導体素子１６で増幅するなどの動作を
実行しても、高周波入出力端子での漏洩分が枠体１を介
してフィードバックされることがなく、半導体素子１６
の機能を損なうことがない。また、コプレーナ導波路構
造の高周波入出力端子の接地層７が、セラミック製基体
表面の導体層あるいは金属製基体３の電位と限りなく近
い電位となるため、高周波人出力端子の高周波特性が特
に優れるといった利点がある。
、バイパスコンデンサ１７をパッケージの領域２にＡｕ
Ｓｎ等のはんだを用いて取りつけた後、半導体素子１６
の電極と高周波入出力端子の中心導体層６、接地層７お
よびバイパスコンデンサ１７、ＤＣ電圧供給用導体層間
をそれぞれボンディング用ワイア１８で電気的に結線す
る。最後に、金属製の蓋（図示せず）で気密封止するこ
とによって高周波モジュールが完成する。この場合、パ
ッケージの高周波用端子および枠体１が前述のような構
造になっていることから、前記高周波モジュールに高周
波信号を入力し半導体素子１６で増幅するなどの動作を
実行しても、高周波入出力端子での漏洩分が枠体１を介
してフィードバックされることがなく、半導体素子１６
の機能を損なうことがない。また、コプレーナ導波路構
造の高周波入出力端子の接地層７が、セラミック製基体
表面の導体層あるいは金属製基体３の電位と限りなく近
い電位となるため、高周波人出力端子の高周波特性が特
に優れるといった利点がある。
この結果から明らかなように、従来の技術では困難であ
った３０ＧＨｚ帯の超高周波まで動作する半導体素子１
６を搭載したマイクロ波集積回路が実現できるようにな
った。
った３０ＧＨｚ帯の超高周波まで動作する半導体素子１
６を搭載したマイクロ波集積回路が実現できるようにな
った。
（実施例２）
第６図は、この発明の第２の実施例の高周波用端子部の
側面図であり、第２図のＢの方向から見た図であり、第
４図に対応するもので、第２の導体層１０が接地層７の
内輪まで延びており、第４図よりもコプレーナ導波路構
造を密に取り囲んでいる。したがって、接地層７のうち
中心導体層６の近傍部分がセラミック製基体表面の導体
層あるいは金属製基体３の電位により近くなるため、高
周波集積回路用パッケージの高周波特性の改善を図るこ
とができる。この実施例での、枠体１．の製作工程、キ
ャビティの設計方法等は実施例とほぼ同等である。
側面図であり、第２図のＢの方向から見た図であり、第
４図に対応するもので、第２の導体層１０が接地層７の
内輪まで延びており、第４図よりもコプレーナ導波路構
造を密に取り囲んでいる。したがって、接地層７のうち
中心導体層６の近傍部分がセラミック製基体表面の導体
層あるいは金属製基体３の電位により近くなるため、高
周波集積回路用パッケージの高周波特性の改善を図るこ
とができる。この実施例での、枠体１．の製作工程、キ
ャビティの設計方法等は実施例とほぼ同等である。
（実施例３）
第７図はこの発明の第３の実施例の斜視図であって、コ
プレーナ導波路構造の高周波入出力端子を除く端子をセ
ラミック製の基体あるいは金属製基体３にガラス端子（
セラミック端子等でもよい）により形成した例である。
プレーナ導波路構造の高周波入出力端子を除く端子をセ
ラミック製の基体あるいは金属製基体３にガラス端子（
セラミック端子等でもよい）により形成した例である。
この実施例での、枠体１の製作工程、キャビティの設計
方法等は第１の実施例とほぼ同等である。この第３の実
施例では、コプレーナ導波路構造の高周波入出力端子を
除く端子をセラミック製基体あるいは金属製基体３にガ
ラス端子１９で形成しているため、パッケージのキャビ
ティは高周波用端子以外は全てシールドされる構造とな
りて高周波特性が特に優れるなどの特徴を有する。
方法等は第１の実施例とほぼ同等である。この第３の実
施例では、コプレーナ導波路構造の高周波入出力端子を
除く端子をセラミック製基体あるいは金属製基体３にガ
ラス端子１９で形成しているため、パッケージのキャビ
ティは高周波用端子以外は全てシールドされる構造とな
りて高周波特性が特に優れるなどの特徴を有する。
なお、これまでの実施例では、薄いセラミック基板８が
６枚の場合について説明したが、３〜５枚の場合につい
ても効果が若干小さくなるものの従来技術に比べて効果
的であることは言うまでもない。また、６枚をこえる場
合は効果が大きくなる方向であり、必然的にこの発明の
範嗜にはいることは言うまでもない。また、この発明の
実施例では、搭載している高周波集積回路の個数を１個
の場合で説明しているが、個数が複数になった場合でも
、この発明の特徴を損なうものではないことは言うまで
もない。また、ピアホール１２がない場合でもこの発明
の効果が有効であることは言うまでもない。
６枚の場合について説明したが、３〜５枚の場合につい
ても効果が若干小さくなるものの従来技術に比べて効果
的であることは言うまでもない。また、６枚をこえる場
合は効果が大きくなる方向であり、必然的にこの発明の
範嗜にはいることは言うまでもない。また、この発明の
実施例では、搭載している高周波集積回路の個数を１個
の場合で説明しているが、個数が複数になった場合でも
、この発明の特徴を損なうものではないことは言うまで
もない。また、ピアホール１２がない場合でもこの発明
の効果が有効であることは言うまでもない。
ざらに、この発明の実施例では、枠体１をセラミック材
料、基体を金属材料として説明したが、プラスチック等
の絶縁製材料を使用した場合でもこの発明の範喝に入る
ことは明らかである。
料、基体を金属材料として説明したが、プラスチック等
の絶縁製材料を使用した場合でもこの発明の範喝に入る
ことは明らかである。
（発明の効果〕
以上説明したように、この発明は、枠体を、複数の薄い
絶縁性シートの各表面にコプレーナ導波路構造の周囲を
取り囲むように導体層を形成し、さらに各導体層間およ
び各導体層とコプレーナ導波路構造の高周波入出力端子
の接地層と、導体層を形成した基体の導体層あるいは導
電性基体、とを電気的に接続して構成したので、従来の
セラミック製枠体におけるマイクロ波の漏洩分の高周波
入出力端子へのフィードバックの低減を抑制でき、さら
にピアホールでは不十分だったコプレーナ導波路構造の
高周波入出力端子における接地層の電位を、基体表面の
導体層あるいは金属製基体の電位に限りなく近くできる
構造となり、ビアホー゛ルでのインダクタンス成分およ
び抵抗成分の低減が図れる。また、枠体はコプレーナ導
波路構造の高周波入出力端子を除き、擬似的に金属性枠
体と同等の効果が得られ、この発明の枠体を介したリン
グ共振等を除去できるため、高周波特性の改善が図れる
。
絶縁性シートの各表面にコプレーナ導波路構造の周囲を
取り囲むように導体層を形成し、さらに各導体層間およ
び各導体層とコプレーナ導波路構造の高周波入出力端子
の接地層と、導体層を形成した基体の導体層あるいは導
電性基体、とを電気的に接続して構成したので、従来の
セラミック製枠体におけるマイクロ波の漏洩分の高周波
入出力端子へのフィードバックの低減を抑制でき、さら
にピアホールでは不十分だったコプレーナ導波路構造の
高周波入出力端子における接地層の電位を、基体表面の
導体層あるいは金属製基体の電位に限りなく近くできる
構造となり、ビアホー゛ルでのインダクタンス成分およ
び抵抗成分の低減が図れる。また、枠体はコプレーナ導
波路構造の高周波入出力端子を除き、擬似的に金属性枠
体と同等の効果が得られ、この発明の枠体を介したリン
グ共振等を除去できるため、高周波特性の改善が図れる
。
さらに、枠体に形成された高周波入出力端子を除く他の
端子を基体に形成したものは、シールドがより完全に行
われ高周波特性が向上する利点がある。
端子を基体に形成したものは、シールドがより完全に行
われ高周波特性が向上する利点がある。
第１図はこの発明のパッケージ全体を示す斜視図、第２
図は、第１図の高周波用端子を詳細に示した斜視図、第
３図はこの発明の特徴をもつとも良く示している第２図
のＡ−Ａ ’の断面図、第４図は、第２図をＢ方向から
見た図、第５図は半導体素子を実装した構成例の上面図
、第６図はこの発明の第２の実施例の高周波用端子部の
側面図、第７図はこの発明の第３の実施例を表すパッケ
ージの斜視図、第８図はコプレーナ導波路用導体層を備
えた従来パッケージの上面図、第９図は、第８図におけ
るＣ方向からみた図である。 図において、１は枠体、２は半導体素子を搭載する領域
、３は導体層で覆ったセラミック製基体あるいは金属製
基体、６は中心導体層、７は接地層、８は薄いセラミッ
ク基板、９，１０は第１゜第２の導体層、１１は絶縁層
、１２はピアホール、１３は第１のセラミック基板、１
４は第２のセラミック基板、１５はバイアス電圧供給端
子、１６は半導体素子、１７はバイパスコンデンサ、１
８はボンディング用ワイア、１９はガラス端子である。 第 図 第 図 １５バイアス電圧供Ｍ３一端子 第 図 １日ガラス珊す 第 図 第 図 第２のセラミック基板
図は、第１図の高周波用端子を詳細に示した斜視図、第
３図はこの発明の特徴をもつとも良く示している第２図
のＡ−Ａ ’の断面図、第４図は、第２図をＢ方向から
見た図、第５図は半導体素子を実装した構成例の上面図
、第６図はこの発明の第２の実施例の高周波用端子部の
側面図、第７図はこの発明の第３の実施例を表すパッケ
ージの斜視図、第８図はコプレーナ導波路用導体層を備
えた従来パッケージの上面図、第９図は、第８図におけ
るＣ方向からみた図である。 図において、１は枠体、２は半導体素子を搭載する領域
、３は導体層で覆ったセラミック製基体あるいは金属製
基体、６は中心導体層、７は接地層、８は薄いセラミッ
ク基板、９，１０は第１゜第２の導体層、１１は絶縁層
、１２はピアホール、１３は第１のセラミック基板、１
４は第２のセラミック基板、１５はバイアス電圧供給端
子、１６は半導体素子、１７はバイパスコンデンサ、１
８はボンディング用ワイア、１９はガラス端子である。 第 図 第 図 １５バイアス電圧供Ｍ３一端子 第 図 １日ガラス珊す 第 図 第 図 第２のセラミック基板
Claims (2)
- （１）一部にコプレーナ導波路構造の高周波入出力端子
を有する枠体と、導体層を形成した基体あるいは導電性
基体と、封止用蓋とから構成された高周波集積回路用パ
ッケージにおいて、前記枠体を、複数の薄い絶縁性シー
トの各表面に前記コプレーナ導波路構造の周囲を取り囲
むように導体層を形成し、さらに前記各導体層間および
各導体層と前記コプレーナ導波路構造の前記高周波入出
力端子の接地層と、前記導体層を形成した基体の導体層
あるいは導電性基体とを電気的に接続して構成したこと
を特徴とする高周波集積回路用パッケージ。 - （２）枠体に形成された高周波入出力端子を除く他の高
周波入出力端子、低周波入出力端子、バイアス電圧供給
用端子および接地用端子を枠体あるいは基体のいずれか
一方に形成したことを特徴とする請求の項（１）記載の
高周波集積回路用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239035A JP2603310B2 (ja) | 1988-09-26 | 1988-09-26 | 高周波集積回路用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239035A JP2603310B2 (ja) | 1988-09-26 | 1988-09-26 | 高周波集積回路用パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0287701A true JPH0287701A (ja) | 1990-03-28 |
| JP2603310B2 JP2603310B2 (ja) | 1997-04-23 |
Family
ID=17038908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63239035A Expired - Lifetime JP2603310B2 (ja) | 1988-09-26 | 1988-09-26 | 高周波集積回路用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2603310B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685155A (ja) * | 1992-09-01 | 1994-03-25 | Nec Corp | モールド型半導体装置 |
| US5574314A (en) * | 1994-07-28 | 1996-11-12 | Mitsubishi Denki Kabushiki Kaisha | Packaged semiconductor device including shielded inner walls |
| US6674347B1 (en) | 1999-03-23 | 2004-01-06 | Nec Corporation | Multi-layer substrate suppressing an unwanted transmission mode |
| US6800929B1 (en) | 1998-07-14 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2008159862A (ja) * | 2006-12-25 | 2008-07-10 | Hitachi Kokusai Electric Inc | 高周波電子部品のパッケージ構造 |
| JP2014011271A (ja) * | 2012-06-28 | 2014-01-20 | Kyocera Corp | 素子収納用パッケージおよび実装構造体 |
| JP2014127564A (ja) * | 2012-12-26 | 2014-07-07 | Kyocera Corp | 電子部品収納用パッケージおよびそれを用いた電子装置 |
-
1988
- 1988-09-26 JP JP63239035A patent/JP2603310B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0685155A (ja) * | 1992-09-01 | 1994-03-25 | Nec Corp | モールド型半導体装置 |
| US5574314A (en) * | 1994-07-28 | 1996-11-12 | Mitsubishi Denki Kabushiki Kaisha | Packaged semiconductor device including shielded inner walls |
| US6800929B1 (en) | 1998-07-14 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6674347B1 (en) | 1999-03-23 | 2004-01-06 | Nec Corporation | Multi-layer substrate suppressing an unwanted transmission mode |
| JP2008159862A (ja) * | 2006-12-25 | 2008-07-10 | Hitachi Kokusai Electric Inc | 高周波電子部品のパッケージ構造 |
| JP2014011271A (ja) * | 2012-06-28 | 2014-01-20 | Kyocera Corp | 素子収納用パッケージおよび実装構造体 |
| JP2014127564A (ja) * | 2012-12-26 | 2014-07-07 | Kyocera Corp | 電子部品収納用パッケージおよびそれを用いた電子装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2603310B2 (ja) | 1997-04-23 |
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Legal Events
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