JPS63245526A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS63245526A JPS63245526A JP7841487A JP7841487A JPS63245526A JP S63245526 A JPS63245526 A JP S63245526A JP 7841487 A JP7841487 A JP 7841487A JP 7841487 A JP7841487 A JP 7841487A JP S63245526 A JPS63245526 A JP S63245526A
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- 230000010365 information processing Effects 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000006073 displacement reaction Methods 0.000 abstract description 14
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
- 239000004568 cement Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(&梁上の利用分野)
この発明は、命令の実行と並行して相対アドレスを算出
する情報処理装置に関する。
する情報処理装置に関する。
(従来の技術)
最近の16ビツト程度のマイクロコンピュータにあって
は、高性能化を実現するために、命令の解読、実効アド
レスの算出、実行を並行して処理する所謂パイプライン
制御方式が採用されているものがある。
は、高性能化を実現するために、命令の解読、実効アド
レスの算出、実行を並行して処理する所謂パイプライン
制御方式が採用されているものがある。
このようなバイブライン制御方式の情報処理装置にあっ
ては、通常解読された命令は、実行部で実行される前に
、その命令のオペランドに対する実効アドレスが算出さ
れる。
ては、通常解読された命令は、実行部で実行される前に
、その命令のオペランドに対する実効アドレスが算出さ
れる。
しかしながら、例えば相対分岐命令のように、その分岐
先実効アドレスが、相対分岐命令の次に実行される命令
の先頭アドレスからの相対変位(d i Sp l a
cement )として与えられている命令にあっては
、実行部においてロケーションカウンタに保持されてい
るこの相対分岐命令の次に実行される命令の先頭アドレ
スを用いて分岐先実効アドレスの算出を行なっていた。
先実効アドレスが、相対分岐命令の次に実行される命令
の先頭アドレスからの相対変位(d i Sp l a
cement )として与えられている命令にあっては
、実行部においてロケーションカウンタに保持されてい
るこの相対分岐命令の次に実行される命令の先頭アドレ
スを用いて分岐先実効アドレスの算出を行なっていた。
(発明が解決しようとする問題点)
以上説明したように、命令のオペランドの実効アドレス
が、相対変位として与えられている命令にあっては、そ
の相対実効アドレスは実行段で算出されるようになって
いるために、命令が実行段に入力される前に予めその相
対実効アドレスを算出することができなかった。
が、相対変位として与えられている命令にあっては、そ
の相対実効アドレスは実行段で算出されるようになって
いるために、命令が実行段に入力される前に予めその相
対実効アドレスを算出することができなかった。
このため、相対実効アドレスの算出時間が、命令の実行
時間に含まれることになり、命令の処理速度の低下を招
いていた。
時間に含まれることになり、命令の処理速度の低下を招
いていた。
また、仮想記憶方式を採用している情報処理装置にあっ
ても、相対実効アドレスは実行段において算出されるよ
うになるので、仮想アドレスから物理アドレスへの変換
も実行段で行なうことになり、更に、処理速度の低Fが
著顕になっていた。
ても、相対実効アドレスは実行段において算出されるよ
うになるので、仮想アドレスから物理アドレスへの変換
も実行段で行なうことになり、更に、処理速度の低Fが
著顕になっていた。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、相対実効アドレスを命令が
実行段に入力される前に算出して、相対実効アドレスを
祢出する命令の実行処理速度を向上させることができる
情報処理装置を提供することにある。
、その目的とするところは、相対実効アドレスを命令が
実行段に入力される前に算出して、相対実効アドレスを
祢出する命令の実行処理速度を向上させることができる
情報処理装置を提供することにある。
[発明の溝成コ
(問題点を解決するための手段)
上記目的を達成するために、この発明は、命令の実効ア
ドレスの算出及び実行段における命令の実行を並行して
行なう情報処理装置にして、外部から与えられる機械語
命令を、実効アドレスの算出に必要な複数の第1の情報
と相対実効アドレスの算出に必要な複数の第2の情報と
これら第1及び第2の情報の選択を制御する制御情報と
を備え、内部で解釈、実行可能な形式の内部命令にデコ
ードする変換手段と、前記内部命令の先頭アドレスを算
出する先頭アドレス算出手段と、前記内部命令及び前記
先頭アドレスを格納保持する格納保持手段と、前記制御
情報にしたがって実効アドレス算出時には前記第1の情
報の少なくとも1つ以上の情報を選択し、相対実効アド
レス算出時には前記第2の情報及び前記先頭アドレスを
選択する選択手段と、前&!選択手段によって選択され
た前記第1の情報を加算して内部命令の実効アドレスを
算出し、あるいは、前記第2の情報と先頭アドレスを加
降して内部命令の相対実効アドレスを算出して、各々算
出された実効アドレスあるいは相対実効アドレスを実行
段に供給する加算器とから構成される。
ドレスの算出及び実行段における命令の実行を並行して
行なう情報処理装置にして、外部から与えられる機械語
命令を、実効アドレスの算出に必要な複数の第1の情報
と相対実効アドレスの算出に必要な複数の第2の情報と
これら第1及び第2の情報の選択を制御する制御情報と
を備え、内部で解釈、実行可能な形式の内部命令にデコ
ードする変換手段と、前記内部命令の先頭アドレスを算
出する先頭アドレス算出手段と、前記内部命令及び前記
先頭アドレスを格納保持する格納保持手段と、前記制御
情報にしたがって実効アドレス算出時には前記第1の情
報の少なくとも1つ以上の情報を選択し、相対実効アド
レス算出時には前記第2の情報及び前記先頭アドレスを
選択する選択手段と、前&!選択手段によって選択され
た前記第1の情報を加算して内部命令の実効アドレスを
算出し、あるいは、前記第2の情報と先頭アドレスを加
降して内部命令の相対実効アドレスを算出して、各々算
出された実効アドレスあるいは相対実効アドレスを実行
段に供給する加算器とから構成される。
(作用)
上記構成においては、デコードされた内部命令に含まれ
る内部命令の実効アドレス算出に必要な複数の情報ある
いは内部命令の相対実効アドレス算出に必要な複数の情
報を内部命令に含まれる制御情報にしたがって選択し、
各々選択された複数の情報を加算することによって、内
部命令が実行段に入ツノされる前に実行段における先行
内部命令の実行と並行して相対実効アドレスを算出する
ようにしている。
る内部命令の実効アドレス算出に必要な複数の情報ある
いは内部命令の相対実効アドレス算出に必要な複数の情
報を内部命令に含まれる制御情報にしたがって選択し、
各々選択された複数の情報を加算することによって、内
部命令が実行段に入ツノされる前に実行段における先行
内部命令の実行と並行して相対実効アドレスを算出する
ようにしている。
(実施例)
以下1図面を用いてこの発明の一実施例を説明する。
第1図はこの発明の一実施例に係る情報処理装置の構成
を示すブロック図である。同図に示す情報処理装置は、
パイプライン制御方式により命令を実行処理するもので
あり、外部から与えられる機械語命令を内部命令に変換
し、通常の実効アドレスを算出する場合と相対実効アド
レスを算出する場合とで、この内部命令に含まれる情報
を選択して、各々選択さ\れた情報を加算することによ
って、実効アドレス及び相対実効アドレスを惇出するよ
うにしている。
を示すブロック図である。同図に示す情報処理装置は、
パイプライン制御方式により命令を実行処理するもので
あり、外部から与えられる機械語命令を内部命令に変換
し、通常の実効アドレスを算出する場合と相対実効アド
レスを算出する場合とで、この内部命令に含まれる情報
を選択して、各々選択さ\れた情報を加算することによ
って、実効アドレス及び相対実効アドレスを惇出するよ
うにしている。
第1図にL)3いて、情報処理装置は、機械語命令を内
部命令に変換する命令デコーダ1と、この変換された内
部命令の先頭アドレスを9出する先頭アドレス算出部2
と、内部命令及びその先頭アドレスを保持する第1命令
レジスタ3と、内部命令に含まれる所定の情報によりア
クセスされるレジスタフン1イル4と、レジスタファイ
ル4からアクレスされた情報と内部命令に含まれる所定
の情報を、内部命令に含まれる所定の情報より選択する
選択回路5と、この選択回路5によって選択された情報
を加算する加篩器6と、この加算結果を格納保持する第
2命令レジスタ7とを備えている。
部命令に変換する命令デコーダ1と、この変換された内
部命令の先頭アドレスを9出する先頭アドレス算出部2
と、内部命令及びその先頭アドレスを保持する第1命令
レジスタ3と、内部命令に含まれる所定の情報によりア
クセスされるレジスタフン1イル4と、レジスタファイ
ル4からアクレスされた情報と内部命令に含まれる所定
の情報を、内部命令に含まれる所定の情報より選択する
選択回路5と、この選択回路5によって選択された情報
を加算する加篩器6と、この加算結果を格納保持する第
2命令レジスタ7とを備えている。
命令デコーダ1は、外部から与えられる機械語命令を、
この命令を実行する実行部が解釈、実行可能な内81i
命令にデコードするものである。この内部命令は実行部
を直接1111 yfJする情報から構成されており、
変位(displacement)が格納されるDIS
Pフィールドと、実効アドレス算出時のアドレス修飾要
素となるベース(Base)情報及びインデックス情報
(I ndex)を(するためのアドレスが各々対応し
て格納されるBRフィールド及び■Xフィールドと、デ
コードされた内部命令が相対アドレスを算出する命令か
否かを示す情報が格納されるBフィールドと、選択回路
5の選択動作を制御する情報が格納され、第1.第2.
第3のフィールドからなるAMフィールドと、デコード
された内部命令の命令長が格納されるILフィールドと
、デコードされた内部命令の先頭アドレスが格納される
1MMフィールドとを備えている。
この命令を実行する実行部が解釈、実行可能な内81i
命令にデコードするものである。この内部命令は実行部
を直接1111 yfJする情報から構成されており、
変位(displacement)が格納されるDIS
Pフィールドと、実効アドレス算出時のアドレス修飾要
素となるベース(Base)情報及びインデックス情報
(I ndex)を(するためのアドレスが各々対応し
て格納されるBRフィールド及び■Xフィールドと、デ
コードされた内部命令が相対アドレスを算出する命令か
否かを示す情報が格納されるBフィールドと、選択回路
5の選択動作を制御する情報が格納され、第1.第2.
第3のフィールドからなるAMフィールドと、デコード
された内部命令の命令長が格納されるILフィールドと
、デコードされた内部命令の先頭アドレスが格納される
1MMフィールドとを備えている。
Bフィールドには、内部命令が相対実効アドレスを算出
する場合には例えば1”が格納され、それ以外の場合に
は、例えば°O′°が格納される。
する場合には例えば1”が格納され、それ以外の場合に
は、例えば°O′°が格納される。
また、ΔMフィールドの第1〜第3の各々のAMフィー
ルドには、内部命令の実効アドレスの算出に変位、ベー
ス情報、インデックス情報が必要とする場合には、各々
対応して“1″が格納される。
ルドには、内部命令の実効アドレスの算出に変位、ベー
ス情報、インデックス情報が必要とする場合には、各々
対応して“1″が格納される。
先頭アドレス算出部2は、デコーダ1によってデコード
された内部命令の次に実行しようとする内部命令の先頭
アドレスを一時的に保持するロケーションレジスタ8と
、この先頭アドレスをデコードされた内部命令の命令長
とそれまでロケーションレジスタ8に保持されていたこ
の内部命令の随にデコードされた内部命令の先頭アドレ
スを加算する命令長加算器9とから構成されている。こ
の先頭アドレス算出部2は、機械語向、令が内部命令に
デコードされる毎に、それまr:ロケーションレジスタ
8に保持された先頭アドレスを内部命令の1MMフィー
ルドに与え、次に実行しようとする内部命令の先頭アド
レスを算出してロケーションレジスタ8に保持させるも
のである。
された内部命令の次に実行しようとする内部命令の先頭
アドレスを一時的に保持するロケーションレジスタ8と
、この先頭アドレスをデコードされた内部命令の命令長
とそれまでロケーションレジスタ8に保持されていたこ
の内部命令の随にデコードされた内部命令の先頭アドレ
スを加算する命令長加算器9とから構成されている。こ
の先頭アドレス算出部2は、機械語向、令が内部命令に
デコードされる毎に、それまr:ロケーションレジスタ
8に保持された先頭アドレスを内部命令の1MMフィー
ルドに与え、次に実行しようとする内部命令の先頭アド
レスを算出してロケーションレジスタ8に保持させるも
のである。
第1命令レジスタ3は、デコードされた内部命令を格納
保持するものである。この第1命令レジスタ3に格納さ
れた内部命令のうち、oispフィールド、Bフィール
ド、ΔMフィールド、ILフィールド、1MMフィール
ドの情報は選択回路5に与えられ、さらに、ILフィー
ルド及び1MMフィールドの情報は第2命令レジスタ7
に与えられ、SRフィールド、IXフィールドの情報は
レジスタファイル4に与えられる。
保持するものである。この第1命令レジスタ3に格納さ
れた内部命令のうち、oispフィールド、Bフィール
ド、ΔMフィールド、ILフィールド、1MMフィール
ドの情報は選択回路5に与えられ、さらに、ILフィー
ルド及び1MMフィールドの情報は第2命令レジスタ7
に与えられ、SRフィールド、IXフィールドの情報は
レジスタファイル4に与えられる。
レジスタファイル4は、実効アドレス算出時のアドレス
修飾要素となるベース情報及びインデックス情報を格納
するレジスタを備えたレジスタ群であり、ベース情報及
びインデックス情報は内部命令の各々対応したBRフィ
ールド及びIXフィールドのアドレスによって読出され
る。読出されたベース情報及びインデックス情報は選択
回路5に与えられる。
修飾要素となるベース情報及びインデックス情報を格納
するレジスタを備えたレジスタ群であり、ベース情報及
びインデックス情報は内部命令の各々対応したBRフィ
ールド及びIXフィールドのアドレスによって読出され
る。読出されたベース情報及びインデックス情報は選択
回路5に与えられる。
選択回路5は内部命令のDISPフィールドの変位ある
いは“’O”(零)を選択するセレクタ10と、内部命
令の命令長あるいはベース情報あるいは“O″を選択す
るセレクタ11と、内部命令の先頭アドレスあるいはイ
ンデックス情報あるいは“0″を選択するセレクタ12
と、各々のセレクタ10.11.12をBフィールド及
びAMフィールドの情報によって選択する論理ゲートか
ら構成されている。
いは“’O”(零)を選択するセレクタ10と、内部命
令の命令長あるいはベース情報あるいは“O″を選択す
るセレクタ11と、内部命令の先頭アドレスあるいはイ
ンデックス情報あるいは“0″を選択するセレクタ12
と、各々のセレクタ10.11.12をBフィールド及
びAMフィールドの情報によって選択する論理ゲートか
ら構成されている。
セレクタ10は、Bフィールド及び第1のAMフィール
ドの情報を入力とするORゲートの出力及びその反転出
力により制御されている。すなわち、Bフィールドが“
1″では変位が選択され、11011では第1のAMフ
イールドが1″の時、変位が、また、0″の時、110
T+が選択され、選択された情報は加算器6に与えら
れる。
ドの情報を入力とするORゲートの出力及びその反転出
力により制御されている。すなわち、Bフィールドが“
1″では変位が選択され、11011では第1のAMフ
イールドが1″の時、変位が、また、0″の時、110
T+が選択され、選択された情報は加算器6に与えら
れる。
セレクタ11は、Bフィールドの情報と、このBフィー
ルドの情報の否定と第2のAMフィー ルドの情報を入
力とするANDゲートの出力及び、Bフィールドの情報
と第3のAMフィールドの情報との各々あ否定を入力と
するANDゲートの出力とで制御されている。すなわち
、Bフィールドが゛1”の時には内部命令の命令長が選
択され、Bフィールドが“I Q I+、第2のAMフ
ィールドが“′1パの時にはベース情報が選択され、B
フィールド及び第2のAMフィールドがともに“OI+
の時にはO″が選択されて、各々選択された情報は加算
器6に与えられる。
ルドの情報の否定と第2のAMフィー ルドの情報を入
力とするANDゲートの出力及び、Bフィールドの情報
と第3のAMフィールドの情報との各々あ否定を入力と
するANDゲートの出力とで制御されている。すなわち
、Bフィールドが゛1”の時には内部命令の命令長が選
択され、Bフィールドが“I Q I+、第2のAMフ
ィールドが“′1パの時にはベース情報が選択され、B
フィールド及び第2のAMフィールドがともに“OI+
の時にはO″が選択されて、各々選択された情報は加算
器6に与えられる。
セレクタ12は、Bフィールドの情報と、この日フィー
ルドの情報の否定と第3のAMフィールドの情報を入力
とするANDゲートの出力及び、Bフィールドの情報と
第3のAMフィールドの情報との各々の否定を入力とづ
−るΔNDゲートの出力とで制御されている。すなわち
Bフィールドが゛1″の時には内部命令の先頭アドレス
が選択され、Bフィールドが“1 Q 11、第3のA
Mフィールドが°゛1″の時にはインデックス情報が選
択され、Bフィールド及び第3のAMフイールドがとも
に110 I+の時には’ 0 ”が選択されて、各々
選択された情報が加算器6に与えられる。
ルドの情報の否定と第3のAMフィールドの情報を入力
とするANDゲートの出力及び、Bフィールドの情報と
第3のAMフィールドの情報との各々の否定を入力とづ
−るΔNDゲートの出力とで制御されている。すなわち
Bフィールドが゛1″の時には内部命令の先頭アドレス
が選択され、Bフィールドが“1 Q 11、第3のA
Mフィールドが°゛1″の時にはインデックス情報が選
択され、Bフィールド及び第3のAMフイールドがとも
に110 I+の時には’ 0 ”が選択されて、各々
選択された情報が加算器6に与えられる。
加算器6は、各々のセレクタ10.11.12によって
選択された情報を加樟し、その加終結果として内部命令
の実効アドレス及び相対実効アドレスを算出するもので
ある。すなわち、加算器6は変位、ベース情報及びイン
デックス情報の少なくとも1つ以上を加算して実効アド
レスを口出し、変位、命令長及び先頭アドレスを加算し
て相対実効アドレスを算出するものである。算出された
各々の実効アドレスは第2命令レジスタ7に与えられる
。
選択された情報を加樟し、その加終結果として内部命令
の実効アドレス及び相対実効アドレスを算出するもので
ある。すなわち、加算器6は変位、ベース情報及びイン
デックス情報の少なくとも1つ以上を加算して実効アド
レスを口出し、変位、命令長及び先頭アドレスを加算し
て相対実効アドレスを算出するものである。算出された
各々の実効アドレスは第2命令レジスタ7に与えられる
。
第2命令レジスタ7は実行段を構成するレジスタであり
、加算器6から与えられる各々の実効アドレスと、第1
命令レジスタ3に格納される内部命令のうり実行に必要
なILフィールド及び1MMフィールドの情報を、各々
対応するEA、IL。
、加算器6から与えられる各々の実効アドレスと、第1
命令レジスタ3に格納される内部命令のうり実行に必要
なILフィールド及び1MMフィールドの情報を、各々
対応するEA、IL。
1MMフィールドに格納するものである。
以上説明したように、この発明の一実施例は構成されて
おり、次にこの発明の詳細な説明する。
おり、次にこの発明の詳細な説明する。
外部から機械語命令がデコーダ1に与えられると、この
機械語命令はデコーダ1によって内部命令に変換され、
この内部命令は第1命令レジスタ3に与えられて格納保
持される。
機械語命令はデコーダ1によって内部命令に変換され、
この内部命令は第1命令レジスタ3に与えられて格納保
持される。
第1命令レジスタ3に格納保持された内部命令のBフィ
ールドの情報が0”の場合には、ベース情報及びインデ
ックス情報が内部命令のBRフィールド及びIXフィー
ルドのアドレスによりレジスタファイル4から読出され
て、各々対応するセレクタ11.12に与えられる。そ
して、内部命令の8フイールド及び第2、第3のAMフ
ィールドの情報にしたがって、変位、ベース情報、イン
デックス情報のうち少なくとも1つ以上が選択され、各
々の情報が加算器6に与えられる。各々の情報は加算器
6によって加算されて、その加算結果として内部命令の
オペランドに対する実効アドレスが口出される。
ールドの情報が0”の場合には、ベース情報及びインデ
ックス情報が内部命令のBRフィールド及びIXフィー
ルドのアドレスによりレジスタファイル4から読出され
て、各々対応するセレクタ11.12に与えられる。そ
して、内部命令の8フイールド及び第2、第3のAMフ
ィールドの情報にしたがって、変位、ベース情報、イン
デックス情報のうち少なくとも1つ以上が選択され、各
々の情報が加算器6に与えられる。各々の情報は加算器
6によって加算されて、その加算結果として内部命令の
オペランドに対する実効アドレスが口出される。
口出された実効アドレスは、第1命令レジスタ3に格納
された実行時に必要となる内部命令の命令長と先頭アド
レスとともに第2命令レジスタ7に格納されるが、第2
命令レジスタ7に先行命令が格納されている場合には、
この先行命令の実行が終了した後に第2命令レジスタ7
に格納され、内部命令の実行が開始される。
された実行時に必要となる内部命令の命令長と先頭アド
レスとともに第2命令レジスタ7に格納されるが、第2
命令レジスタ7に先行命令が格納されている場合には、
この先行命令の実行が終了した後に第2命令レジスタ7
に格納され、内部命令の実行が開始される。
また、仮想記憶方式の情報処理装置にあっては算出され
た実効アドレスは物理アドレスに変換されて実行が開始
される。
た実効アドレスは物理アドレスに変換されて実行が開始
される。
一方、実効アドレスが算出されて第2命令レジスタ3に
格納され実行が開始されると、デコードされた後続命令
は第1命令レジスク3に格納されて実効アドレスの燐比
が行なわれる。このようにして、命令の実行と実効アド
レスの算出は並行して行なわれている。
格納され実行が開始されると、デコードされた後続命令
は第1命令レジスク3に格納されて実効アドレスの燐比
が行なわれる。このようにして、命令の実行と実効アド
レスの算出は並行して行なわれている。
次に、第1命令レジスタ3に格納された内部命令の8フ
イールドの情報が°1″の時、すなわら、内部命令が相
対実効アドレスの算出を必要とする場合について説明す
る。ここで、この内部命令は相対実効アドレスを分岐先
実効アドレスとする相対分岐命令とする。
イールドの情報が°1″の時、すなわら、内部命令が相
対実効アドレスの算出を必要とする場合について説明す
る。ここで、この内部命令は相対実効アドレスを分岐先
実効アドレスとする相対分岐命令とする。
第1命令レジスタ3に格納された内部命令の8フイール
ドが°゛1″の時には、内部命令のDISPフィールド
に格納された変位がセレクタ10によって選択され、ま
た、内部命令のILフィールドに格納された命令長がピ
レクタ11によって選択され、さらに、内部命令の1M
Mフィールドに格納されたこの内部命令の先頭アドレス
がセレクタ12によつ′C選択される。
ドが°゛1″の時には、内部命令のDISPフィールド
に格納された変位がセレクタ10によって選択され、ま
た、内部命令のILフィールドに格納された命令長がピ
レクタ11によって選択され、さらに、内部命令の1M
Mフィールドに格納されたこの内部命令の先頭アドレス
がセレクタ12によつ′C選択される。
選択された変位、命令長、先頭アドレスは加算器6に与
えられて加算される。この加算結果として相対分岐命令
の分岐先実効アドレスが算出される。この分岐先実効ア
ドレスは、第1命令レジスタ3に格納されこの相対分岐
命令の実行に必要となる命令長と先頭アドレスとともに
第2命令レジスタ7に格納されるが、前述したと同様に
、この第2命令レジスタ3に先行命令が格納されている
場合には、この先行命令の実行が終了した後に格納され
、実行が1711始される。
えられて加算される。この加算結果として相対分岐命令
の分岐先実効アドレスが算出される。この分岐先実効ア
ドレスは、第1命令レジスタ3に格納されこの相対分岐
命令の実行に必要となる命令長と先頭アドレスとともに
第2命令レジスタ7に格納されるが、前述したと同様に
、この第2命令レジスタ3に先行命令が格納されている
場合には、この先行命令の実行が終了した後に格納され
、実行が1711始される。
このように、この実施例にあっては、分岐先実効アドレ
スを相対分岐命令が実行段に入力される前に、先行命令
の実行段での実行と並行して算出することができるよう
になり、命令の9111’l速Iffを速めることがで
きる。また、分岐先実効アドレスの算出には、オペラン
ドの実効アドレスの算出に用いられている加算器を共用
することができ、構成の大型化を抑nu11することが
できる。
スを相対分岐命令が実行段に入力される前に、先行命令
の実行段での実行と並行して算出することができるよう
になり、命令の9111’l速Iffを速めることがで
きる。また、分岐先実効アドレスの算出には、オペラン
ドの実効アドレスの算出に用いられている加算器を共用
することができ、構成の大型化を抑nu11することが
できる。
なお、この発明は、上記実施例に示した相対実効アドレ
スを算出する命令として相対分岐命令に限ることはなく
、相対アドレスを算出するすべての命令に適用すること
ができる。
スを算出する命令として相対分岐命令に限ることはなく
、相対アドレスを算出するすべての命令に適用すること
ができる。
[発明の効果1
以上説明したように、この発明によれば、内部命令の相
対実効アドレスを、内部命令が実行段に入力される前に
先行命令の実行段にお(プる実行と並行して算出するよ
うにしたので、相対実効アドレスを算出する命令の実行
処理速度を向上させることができるようになる。
対実効アドレスを、内部命令が実行段に入力される前に
先行命令の実行段にお(プる実行と並行して算出するよ
うにしたので、相対実効アドレスを算出する命令の実行
処理速度を向上させることができるようになる。
第1図はこの発明の一実施例に係る情報処理装置の構成
を示すブロック図である。 (図の主要な部分を表わす符号の説明)1・・・・・・
デコーダ 2・・・・・・先頭アドレス算出部 3・・・・・・第1@令レジスタ 5・・・・・・選択回路 6・・・・・・加算器
を示すブロック図である。 (図の主要な部分を表わす符号の説明)1・・・・・・
デコーダ 2・・・・・・先頭アドレス算出部 3・・・・・・第1@令レジスタ 5・・・・・・選択回路 6・・・・・・加算器
Claims (1)
- 【特許請求の範囲】 命令の実効アドレスの算出及び実行段における命令の実
行を並行して行なう情報処理装置にして、 外部から与えられる機械語命令を、実効アドレスの算出
に必要な複数の第1の情報と相対実効アドレスの算出に
必要な複数の第2の情報とこれら第1及び第2の情報の
選択を制御する制御情報とを備え、内部で解釈、実行可
能な形式の内部命令にデコードする変換手段と、 前記内部命令の先頭アドレスを算出する先頭アドレス算
出手段と、 前記内部命令及び前記先頭アドレスを格納保持する格納
保持手段と、 前記制御情報にしたがって実効アドレス算出時には前記
第1の情報の少なくとも1つ以上の情報を選択し、相対
実効アドレス算出時には前記第2の情報及び前記先頭ア
ドレスを選択する選択手段と、 前記選択手段によって選択された前記第1の情報を加算
して内部命令の実効アドレスを算出し、あるいは、前記
第2の情報と先頭アドレスを加算して内部命令の相対実
効アドレスを算出して、各々算出された実効アドレスあ
るいは相対実効アドレスを実行段に供給する加算器と、 を有することを特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7841487A JPS63245526A (ja) | 1987-03-31 | 1987-03-31 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7841487A JPS63245526A (ja) | 1987-03-31 | 1987-03-31 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63245526A true JPS63245526A (ja) | 1988-10-12 |
Family
ID=13661378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7841487A Pending JPS63245526A (ja) | 1987-03-31 | 1987-03-31 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63245526A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57168349A (en) * | 1981-04-09 | 1982-10-16 | Mitsubishi Electric Corp | Pipeline computer |
JPS59174948A (ja) * | 1983-03-25 | 1984-10-03 | Toshiba Corp | 情報処理装置 |
JPS61133440A (ja) * | 1984-11-30 | 1986-06-20 | Nec Corp | デ−タ処理装置 |
JPS61267135A (ja) * | 1985-05-21 | 1986-11-26 | Nec Corp | デ−タ処理装置 |
-
1987
- 1987-03-31 JP JP7841487A patent/JPS63245526A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57168349A (en) * | 1981-04-09 | 1982-10-16 | Mitsubishi Electric Corp | Pipeline computer |
JPS59174948A (ja) * | 1983-03-25 | 1984-10-03 | Toshiba Corp | 情報処理装置 |
JPS61133440A (ja) * | 1984-11-30 | 1986-06-20 | Nec Corp | デ−タ処理装置 |
JPS61267135A (ja) * | 1985-05-21 | 1986-11-26 | Nec Corp | デ−タ処理装置 |
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