JPS63111535A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS63111535A JPS63111535A JP61258917A JP25891786A JPS63111535A JP S63111535 A JPS63111535 A JP S63111535A JP 61258917 A JP61258917 A JP 61258917A JP 25891786 A JP25891786 A JP 25891786A JP S63111535 A JPS63111535 A JP S63111535A
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- Japan
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- instruction
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- 230000007423 decrease Effects 0.000 claims abstract description 22
- 238000004364 calculation method Methods 0.000 claims abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/324—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address using program counter relative addressing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/321—Program or instruction counter, e.g. incrementing
-
- G—PHYSICS
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- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はストアドブログラム方式のデジタル計算機、特
にマイクロコンピュータのような小規模なデジタル計算
機に用いられるデータ処理装置に関する。
にマイクロコンピュータのような小規模なデジタル計算
機に用いられるデータ処理装置に関する。
一般に、ストアドブログラム方式のデジタル計算機は記
憶装置から命令、データを取り出し、処理を行っている
。記憶装置内の命令の番地を指定する方式として現在は
プログラムカウンタ方式が一般的であり、１つの命令を
実行する毎に次番地の命令を読み出し、順次処理を行な
っている。この方式においては一連の処理の流れを変え
るための分岐命令が必要である０分岐命令の種類には絶
対番地分岐命令と相対番地分岐命令の２種類があるが、
初期の頃の小規模なマイクロコンピュータにおいては絶
対番地分岐命令しか持たないものが主流を占めていた。
憶装置から命令、データを取り出し、処理を行っている
。記憶装置内の命令の番地を指定する方式として現在は
プログラムカウンタ方式が一般的であり、１つの命令を
実行する毎に次番地の命令を読み出し、順次処理を行な
っている。この方式においては一連の処理の流れを変え
るための分岐命令が必要である０分岐命令の種類には絶
対番地分岐命令と相対番地分岐命令の２種類があるが、
初期の頃の小規模なマイクロコンピュータにおいては絶
対番地分岐命令しか持たないものが主流を占めていた。
これは初期の頃のマイクロコンピュータでは、処理すべ
き仕事量がプログラム量にして数キロバイト以下であり
、プログラム開発にさほど支障が無かったこと、および
相対番地分岐命令を実行するためのハードウェアの制御
が複雑であることによる。
き仕事量がプログラム量にして数キロバイト以下であり
、プログラム開発にさほど支障が無かったこと、および
相対番地分岐命令を実行するためのハードウェアの制御
が複雑であることによる。
しかしながら、６４キロバイト以上のメモリ空間を扱う
マイクロコンピュータが出現するようになってくると、
プログラム開発においてプログラムの編集、修正等の容
易さからリロケータブルなプログラムが構成できること
が必要最低条件となっている。そしてこのためには分岐
命令は相対分岐命令である必要がある。
マイクロコンピュータが出現するようになってくると、
プログラム開発においてプログラムの編集、修正等の容
易さからリロケータブルなプログラムが構成できること
が必要最低条件となっている。そしてこのためには分岐
命令は相対分岐命令である必要がある。
なお、相対分岐命令を実行する手法として従来から用い
られているものとしてはデータ処理用の論理演算装置を
用いて分岐先番地を計算し、プログラムカウンタにセッ
トする方法が用いられている。
られているものとしてはデータ処理用の論理演算装置を
用いて分岐先番地を計算し、プログラムカウンタにセッ
トする方法が用いられている。
−Ｍ（７）マイクロコンピュータにおいては処理するデ
ータのビット長よりも記憶装置をアクセスするためのア
ドレス情報のビット長の方が大きいために、前述したデ
ータ処理用の演算装置では１回の演算処理で相対分岐先
番地を計算することができず、複数回の演算処理を必要
とするので、計算機の処理速度の高速化に対して障害と
なってしまう、また、実際の計算機プログラムの中での
相対分岐命令の使われ方を統計的に見てみると、分岐先
番地は現在番地に近い範囲に分布しており、この計算機
がアクセスできる広い範囲の番地に分岐することはまれ
である。このことは相対分岐命令としてはある限られた
範囲内に分岐する機能を持つだけでも十分な効果を有す
ることを示している。しかしながら、このような相対分
岐命令であっても分岐先番地の計算には複数回の演算処
理を必要とするため従来技術によって分岐先計算の高速
化をはかろうとすればデータ処理用の演算装置を用いず
、分岐先番地を計算するための演算器を別途用意する必
要があった。
ータのビット長よりも記憶装置をアクセスするためのア
ドレス情報のビット長の方が大きいために、前述したデ
ータ処理用の演算装置では１回の演算処理で相対分岐先
番地を計算することができず、複数回の演算処理を必要
とするので、計算機の処理速度の高速化に対して障害と
なってしまう、また、実際の計算機プログラムの中での
相対分岐命令の使われ方を統計的に見てみると、分岐先
番地は現在番地に近い範囲に分布しており、この計算機
がアクセスできる広い範囲の番地に分岐することはまれ
である。このことは相対分岐命令としてはある限られた
範囲内に分岐する機能を持つだけでも十分な効果を有す
ることを示している。しかしながら、このような相対分
岐命令であっても分岐先番地の計算には複数回の演算処
理を必要とするため従来技術によって分岐先計算の高速
化をはかろうとすればデータ処理用の演算装置を用いず
、分岐先番地を計算するための演算器を別途用意する必
要があった。
本発明のデータ処理装置は。
処理するデータのビット長より記憶装置をアクセスする
ためのアドレス情報のビット長が大きいデータ処理装置
において、 記憶装置内の命令のアドレスの上位側、下位側がそれぞ
れ格納される第１．第２の命令アドレスレジスタと、 第１の命令アドレスレジスタの内容をインクリメント指
示信号、デクリメント指示信号によりインクリメントあ
るいはデクリメントし、アドレスラッチ回路に出力する
増減回路と、 論理演算装置による第２の命令アドレスレジスタと相対
分岐命令中のオフセット値との演算結果から前記増減回
路にインクリメントあるいはデクリメント指示信号を出
力する制御回路とを有している。
ためのアドレス情報のビット長が大きいデータ処理装置
において、 記憶装置内の命令のアドレスの上位側、下位側がそれぞ
れ格納される第１．第２の命令アドレスレジスタと、 第１の命令アドレスレジスタの内容をインクリメント指
示信号、デクリメント指示信号によりインクリメントあ
るいはデクリメントし、アドレスラッチ回路に出力する
増減回路と、 論理演算装置による第２の命令アドレスレジスタと相対
分岐命令中のオフセット値との演算結果から前記増減回
路にインクリメントあるいはデクリメント指示信号を出
力する制御回路とを有している。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のデータ処理装置の一実施例の要部構成
を示すブロック図である。
を示すブロック図である。
アドレスバス１０は記憶装置（不図示）をアクセスする
だめのアドレス情報を送出するもので、本実施例では１
６ビツト長を有し、命令アドレスレジスタ３Ｑ、 ３１
とアドレスラッチ回路５０．５１に接続されている。デ
ータバス２０は計算機内の各種データの送受信に用いら
れ、本実施例では８ビツト長を有し、命令アドレスレジ
スタ３０．３１と、増減回路４０、４１と、入力テンポ
ラリレジスタ１３１． ［１２と、出力テンポラリレジ
スタ６３に接続されている。命令アドレスレジスタ３０
．３１は記憶装置内の命令語の番地を格納するもので、
番地の下位側８ビツトが命令アドレスレジスタ３０に格
納され、番地の上位側８ビツトが命令アドレスレジスタ
３１に格納される。入力テンポラリレジスタ１３１．８
２は論理演算回路（以下ＡＬＵと称す）８０への入力デ
ータをデータバス２０を介して受は取り、−時保持した
後輪層ＡＬＵ８０へ出力する。また、この動作と同時に
、制御回路７０には入力テンポラリレジスタ８１から最
上位ビット信号８４が送出される。 ＡＬＵ８０は入
力テンポラリレジスタＥｉＯ，８１のデータを加算し、
出力テンポラリレジスタ６３を介してデータ信号をデー
タバス２０に送出する。また、ＡＬＵ８０はこの動作と
同時に、桁上げ信号６５を制御回路７０へ送出する。増
減回路４０．４１はデータバス２０上へ出力されたデー
タ信号７３の下位側、上位側をそれぞれ受けとり、アド
レスラッチ回路５０．５１へそれぞれ出力する。
だめのアドレス情報を送出するもので、本実施例では１
６ビツト長を有し、命令アドレスレジスタ３Ｑ、 ３１
とアドレスラッチ回路５０．５１に接続されている。デ
ータバス２０は計算機内の各種データの送受信に用いら
れ、本実施例では８ビツト長を有し、命令アドレスレジ
スタ３０．３１と、増減回路４０、４１と、入力テンポ
ラリレジスタ１３１． ［１２と、出力テンポラリレジ
スタ６３に接続されている。命令アドレスレジスタ３０
．３１は記憶装置内の命令語の番地を格納するもので、
番地の下位側８ビツトが命令アドレスレジスタ３０に格
納され、番地の上位側８ビツトが命令アドレスレジスタ
３１に格納される。入力テンポラリレジスタ１３１．８
２は論理演算回路（以下ＡＬＵと称す）８０への入力デ
ータをデータバス２０を介して受は取り、−時保持した
後輪層ＡＬＵ８０へ出力する。また、この動作と同時に
、制御回路７０には入力テンポラリレジスタ８１から最
上位ビット信号８４が送出される。 ＡＬＵ８０は入
力テンポラリレジスタＥｉＯ，８１のデータを加算し、
出力テンポラリレジスタ６３を介してデータ信号をデー
タバス２０に送出する。また、ＡＬＵ８０はこの動作と
同時に、桁上げ信号６５を制御回路７０へ送出する。増
減回路４０．４１はデータバス２０上へ出力されたデー
タ信号７３の下位側、上位側をそれぞれ受けとり、アド
レスラッチ回路５０．５１へそれぞれ出力する。
このとき上位側を受は持つ増減回路４１は制御回路７０
から送られてくるインクリメント指示信号７１またはデ
クリメント指示信号７２が発生した場合にはその指示に
従って上位側命令アドレスレジスタの内容をインクリメ
ントもしくはデクリメントしてアドレスラッチ回路５１
へ送出する。アドレスラッチ回路５０．５１は送られて
くるアドレス内容をラッチした後アドレスバス１０へ送
出する。
から送られてくるインクリメント指示信号７１またはデ
クリメント指示信号７２が発生した場合にはその指示に
従って上位側命令アドレスレジスタの内容をインクリメ
ントもしくはデクリメントしてアドレスラッチ回路５１
へ送出する。アドレスラッチ回路５０．５１は送られて
くるアドレス内容をラッチした後アドレスバス１０へ送
出する。
第２図は制御回路７０の回路図である。３人力のアン１
回路７４は相対分岐命令中であることを示す制御信号Ｂ
７と、ＡＬｔｌｌｌｉＱからの桁上げ信号６５と、イン
バータ７６を介する入力テンポラリレジスタ６１の最上
位ビット信号６４の反転信号を入力して、その論理積を
オア回路７３の一方の入力に出力する。オア回路７３の
他方の入力には増減回路４０が出力する桁上げ信号６６
が接続されていて、オア回路７３はその論理和をデクリ
メント信号７２として増減回路４１へ出力する。また、
アンド回路７５は制御信号６７と、最上位ビット信号６
４と、インバータ１７を介する桁上げ信号Ｂ５の反転信
号を入力し、その論理和をインクリメント信号７１とし
て増減回路４１へ出力する。
回路７４は相対分岐命令中であることを示す制御信号Ｂ
７と、ＡＬｔｌｌｌｉＱからの桁上げ信号６５と、イン
バータ７６を介する入力テンポラリレジスタ６１の最上
位ビット信号６４の反転信号を入力して、その論理積を
オア回路７３の一方の入力に出力する。オア回路７３の
他方の入力には増減回路４０が出力する桁上げ信号６６
が接続されていて、オア回路７３はその論理和をデクリ
メント信号７２として増減回路４１へ出力する。また、
アンド回路７５は制御信号６７と、最上位ビット信号６
４と、インバータ１７を介する桁上げ信号Ｂ５の反転信
号を入力し、その論理和をインクリメント信号７１とし
て増減回路４１へ出力する。
第３図は本実施例で用いられる相対分岐命令の機械語の
構成を示している。１バイト目はオペレーションコード
（ＯＰＣ）からなり、その動作は２バイト目の最上位ビ
ットが′″Ｏ”のときは現在番地に２バイト目の下位７
ビツトのデータを加えた番地に分岐し、２バイト目の最
上位ビットが”１″′のときは現在番地から２バイト目
の下位７ビツトの補数データを減じた番地に分岐するよ
うに定義されている。この分岐命令の動作は１バイト目
のオペレーションコードに基き命令解読、手順制御装置
（不図示）によって実行されるものである。
構成を示している。１バイト目はオペレーションコード
（ＯＰＣ）からなり、その動作は２バイト目の最上位ビ
ットが′″Ｏ”のときは現在番地に２バイト目の下位７
ビツトのデータを加えた番地に分岐し、２バイト目の最
上位ビットが”１″′のときは現在番地から２バイト目
の下位７ビツトの補数データを減じた番地に分岐するよ
うに定義されている。この分岐命令の動作は１バイト目
のオペレーションコードに基き命令解読、手順制御装置
（不図示）によって実行されるものである。
次に１本実施例の動作を説明する。
まず、２バイト目のデータは入力テンポラリレジスタ６
１へ、命令アドレスレジスタ３０のデータは入力テンポ
ラリレジスタ６２ヘデータバス２０を介してそれぞれ格
納される。入力テンポラリレジスタ８１、８２内に格納
されたデータはＡＬＵ８０へ出力され加算される。この
加算データは出力テンポラリレジスタ６３．データバス
２０を介して下位側増減回路４０に転送される。このと
き下位側増減回路４０は増減動作を行なわないので、加
算データがそのままアドレスラッチ回路５０に入力され
る。この動作と平行して、信号８４．８５が入力された
制御回路７０は上位側増減回路４１に対してインクリメ
ント指示信号７１またはデクリメント指示信号７２を発
生する。
１へ、命令アドレスレジスタ３０のデータは入力テンポ
ラリレジスタ６２ヘデータバス２０を介してそれぞれ格
納される。入力テンポラリレジスタ８１、８２内に格納
されたデータはＡＬＵ８０へ出力され加算される。この
加算データは出力テンポラリレジスタ６３．データバス
２０を介して下位側増減回路４０に転送される。このと
き下位側増減回路４０は増減動作を行なわないので、加
算データがそのままアドレスラッチ回路５０に入力され
る。この動作と平行して、信号８４．８５が入力された
制御回路７０は上位側増減回路４１に対してインクリメ
ント指示信号７１またはデクリメント指示信号７２を発
生する。
入力テンポラリレジスタ８１の最上位ビット信号８４が
”Ｏ”でＡＬＵ８０から桁上げ信号Ｂ５が発生したとき
にはインクリメント指示信号７１を発生し、入力テンポ
ラリレジスタ６１の最上位ビット信号６４が１″でＡＬ
Ｕ８０から桁上げ信号６５が発生しないときにはデクリ
メント指示信号７２を発生する。インクリメント指示信
号７１が上位側増減回路４１へ入力された場合、上位側
命令アドレスレジスタ３１の内容がインクリメントされ
、アドレスラッチ回路５１へ入力される。また、デクリ
メント指示信号７２が上位側増減回路４１へ入力された
場合、上位側命令アドレスレジスタ３１の内容がデクリ
メントされ、アドレスラッチ回路５１へ入力される。こ
のようにして、インクリメント指示があったときには命
令アドレスレジスタ３０．３１に相対分岐命令の２バイ
ト目のデータがＩＢビット長で加算された分岐先番地が
アドレスラッチ回路５０．５１へ格納され、アドレスバ
ス１０に送出される。また、デクリメント指示があった
場合には命令アドレスレジスタ３０．３１に相対分岐命
令の２バイト目のデータが１６ビツト長で減算された分
岐先番地がアドレスラッチ回路５０、５１へ格納され、
アドレスバス１０に送出される。
”Ｏ”でＡＬＵ８０から桁上げ信号Ｂ５が発生したとき
にはインクリメント指示信号７１を発生し、入力テンポ
ラリレジスタ６１の最上位ビット信号６４が１″でＡＬ
Ｕ８０から桁上げ信号６５が発生しないときにはデクリ
メント指示信号７２を発生する。インクリメント指示信
号７１が上位側増減回路４１へ入力された場合、上位側
命令アドレスレジスタ３１の内容がインクリメントされ
、アドレスラッチ回路５１へ入力される。また、デクリ
メント指示信号７２が上位側増減回路４１へ入力された
場合、上位側命令アドレスレジスタ３１の内容がデクリ
メントされ、アドレスラッチ回路５１へ入力される。こ
のようにして、インクリメント指示があったときには命
令アドレスレジスタ３０．３１に相対分岐命令の２バイ
ト目のデータがＩＢビット長で加算された分岐先番地が
アドレスラッチ回路５０．５１へ格納され、アドレスバ
ス１０に送出される。また、デクリメント指示があった
場合には命令アドレスレジスタ３０．３１に相対分岐命
令の２バイト目のデータが１６ビツト長で減算された分
岐先番地がアドレスラッチ回路５０、５１へ格納され、
アドレスバス１０に送出される。
上記以外の場合は下位側８ビツトのアドレス演算が上位
に対して影響を与えないのでインクリメント指示信号７
１およびデクリメント指示信号７２は発生しない、した
がって、上位側命令アドレスレジスタ３１の内容がその
ままアドレスラッチ回路５１に入力される。
に対して影響を与えないのでインクリメント指示信号７
１およびデクリメント指示信号７２は発生しない、した
がって、上位側命令アドレスレジスタ３１の内容がその
ままアドレスラッチ回路５１に入力される。
以上説明したように本発明は、相対分岐命令による制御
信号に基いて論理演算装置による演算結果からデータ増
減手段に対する増減指示信号を発生する手段を有するこ
とにより、相対分岐先番地の計算に際して論理演算装置
とデータ増減手段を併用することが出来、分岐先番地の
計算を高速に行える効果があり、また増減指示信号の発
生手段は簡単な論理回路で構成できるのでハードウェア
の増加をまねくことは無い。
信号に基いて論理演算装置による演算結果からデータ増
減手段に対する増減指示信号を発生する手段を有するこ
とにより、相対分岐先番地の計算に際して論理演算装置
とデータ増減手段を併用することが出来、分岐先番地の
計算を高速に行える効果があり、また増減指示信号の発
生手段は簡単な論理回路で構成できるのでハードウェア
の増加をまねくことは無い。
第１図は本発明のデータ処理装置の一実施例の要部構成
を示すブロック図、第２図は第１図に示されている制御
回路７０のブロック図、第３図は本実施例に用いられる
相対分岐命令の機械語の構成図である。 ！０・・・アドレスバス、 ２０・・・データバス、 ３０、３１・・・命令アドレスレジスタ、４０、４１・
・・増減回路、 ５０、５１・・・アドレスラッチ回路、６０・・・論理
演算回路（ＡＬＵ）、 ８１、８２・・・入力テンポラリレジスタ、６３・・・
出力テンポラリレジスタ、 ８４・・・最上位ビット信号、 ８５、８ｆｌ・・・桁上げ信号、 ６７・・・相対分岐命令中であることを示す制御信号、 ７０・・・制御回路、 ７１・・・インクリメント指示信号、 ７２・・・デクリメント指示信号、 ７３・・・オア回路。 ７４、７５・・・アンド回路、 ７６、７？・・・インバータ。
を示すブロック図、第２図は第１図に示されている制御
回路７０のブロック図、第３図は本実施例に用いられる
相対分岐命令の機械語の構成図である。 ！０・・・アドレスバス、 ２０・・・データバス、 ３０、３１・・・命令アドレスレジスタ、４０、４１・
・・増減回路、 ５０、５１・・・アドレスラッチ回路、６０・・・論理
演算回路（ＡＬＵ）、 ８１、８２・・・入力テンポラリレジスタ、６３・・・
出力テンポラリレジスタ、 ８４・・・最上位ビット信号、 ８５、８ｆｌ・・・桁上げ信号、 ６７・・・相対分岐命令中であることを示す制御信号、 ７０・・・制御回路、 ７１・・・インクリメント指示信号、 ７２・・・デクリメント指示信号、 ７３・・・オア回路。 ７４、７５・・・アンド回路、 ７６、７？・・・インバータ。
Claims (1)
- 【特許請求の範囲】 処理するデータのビット長より記憶装置をアクセスする
ためのアドレス情報のビット長が大きいデータ処理装置
において、 記憶装置内の命令のアドレスの上位側、下位側がそれぞ
れ格納される第１、第２の命令アドレスレジスタと、 第１の命令アドレスレジスタの内容をインクリメント指
示信号、デクリメント指示信号によりインクリメントあ
るいはデクリメントし、アドレスラッチ回路に出力する
増減回路と、 論理演算装置による第２の命令アドレスレジスタと相対
分岐命令中のオフセット値との演算結果から前記増減回
路にインクリメントあるいはデクリメント指示信号を出
力する制御回路とを有することを特徴とするデータ処理
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258917A JPH0831033B2 (ja) | 1986-10-29 | 1986-10-29 | データ処理装置 |
| DE19873750014 DE3750014T2 (de) | 1986-10-29 | 1987-10-29 | Datenprozessor mit der Fähigkeit, die Verzweigungsadresse sofort zu berechnen in einer Relativadressenverzweigung. |
| EP19870115910 EP0265948B1 (en) | 1986-10-29 | 1987-10-29 | Data processor capable of immediately calculating branch address in relative address branch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258917A JPH0831033B2 (ja) | 1986-10-29 | 1986-10-29 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63111535A true JPS63111535A (ja) | 1988-05-16 |
| JPH0831033B2 JPH0831033B2 (ja) | 1996-03-27 |
Family
ID=17326823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61258917A Expired - Lifetime JPH0831033B2 (ja) | 1986-10-29 | 1986-10-29 | データ処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0265948B1 (ja) |
| JP (1) | JPH0831033B2 (ja) |
| DE (1) | DE3750014T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007146387A (ja) * | 2005-11-24 | 2007-06-14 | Asahi Woodtec Corp | 木質床構造および木質床の施工方法 |
| JP2007327290A (ja) * | 2006-06-09 | 2007-12-20 | Yuka Sansho Kenzai Kk | 床構造の構築方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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