JPH0512009A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
- Publication number
- JPH0512009A JPH0512009A JP16731391A JP16731391A JPH0512009A JP H0512009 A JPH0512009 A JP H0512009A JP 16731391 A JP16731391 A JP 16731391A JP 16731391 A JP16731391 A JP 16731391A JP H0512009 A JPH0512009 A JP H0512009A
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- JP
- Japan
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- register
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Abstract
(57)【要約】
【目的】 パイプライン構成を有するＤＳＰのアドレス
更新方法の改善に関し、インデックスレジスタへのイミ
ディエイトデータ転送命令の後に、ＮＯＰ命令を挿入し
ないで済むようにしてプログラムの物理ステップ数を削
減することを目的とする。 【構成】 イミディエイトデーＤをインデックスレジス
タＸo 〜Xnに転送することのみを指令する専用転送命令
（ＬＸＸ）８と、イミデイエイトデータＤを第一の命令
レジスタIR1 からインデックスレジスタＸn に直接転送
する専用バス７とを設ける。そして、転送命令８に基づ
くインデックスレジスタＸｎへのイミディエイトデータ
Ｄの転送を前記専用バス７を介して行うことによって、
命令デコードサイクル内でテータ転送を完了させるよう
に構成する。
更新方法の改善に関し、インデックスレジスタへのイミ
ディエイトデータ転送命令の後に、ＮＯＰ命令を挿入し
ないで済むようにしてプログラムの物理ステップ数を削
減することを目的とする。 【構成】 イミディエイトデーＤをインデックスレジス
タＸo 〜Xnに転送することのみを指令する専用転送命令
（ＬＸＸ）８と、イミデイエイトデータＤを第一の命令
レジスタIR1 からインデックスレジスタＸn に直接転送
する専用バス７とを設ける。そして、転送命令８に基づ
くインデックスレジスタＸｎへのイミディエイトデータ
Ｄの転送を前記専用バス７を介して行うことによって、
命令デコードサイクル内でテータ転送を完了させるよう
に構成する。
Description
【０００１】
【産業上の利用分野】本発明は、パイプライン処理方式
を採用したディジタル信号処理装置（以下ＤＳＰと称
す）に係り、特にインデックスレジスタの更新方法を改
善したＤＳＰに関する。
を採用したディジタル信号処理装置（以下ＤＳＰと称
す）に係り、特にインデックスレジスタの更新方法を改
善したＤＳＰに関する。
【０００２】
【従来の技術】従来のＤＳＰは、図４に示すように、命
令を逐次読み出して各部の制御を行うシーケンス制御部
１、データを格納するデータＲＡＭ２、データＲＡＭか
らのデータを使用して所要の演算を行う演算処理部３、
データＲＡＭや命令ＲＯＭのアドレス計算を行うアドレ
ス演算部４、これら各部の間のデータを転送する内部デ
ータバス５とを有する。
令を逐次読み出して各部の制御を行うシーケンス制御部
１、データを格納するデータＲＡＭ２、データＲＡＭか
らのデータを使用して所要の演算を行う演算処理部３、
データＲＡＭや命令ＲＯＭのアドレス計算を行うアドレ
ス演算部４、これら各部の間のデータを転送する内部デ
ータバス５とを有する。
【０００３】シーケンス制御部１は、プログラムカウン
タPC、命令ＲＯＭ IROM,２段の命令レジスタIR1,IR2 、
デコーダDECとを有し、プログラムカウンタPCの指定に
より、命令ＲＯＭ32から命令が逐次読み出されて１段目
の命令レジスタIR1 にラッチされ、次のマシンサイクル
で２段目の命令レジスタIR2 に移される。 アドレス演
算部４は、複数のインデックスレジスタＸO , Ｘ1 ，Ｘ
2 と、インデックスレジスタにセットするデータを選択
する入力セレクタＳＥＬＸ0 〜ＳＥＬＸ2 と、いずれか
のインデックスレジスタの出力を選択して実効アドレス
をデータＲＡＭに出力するアドレスセレクタＳＥＬＸ
と、インデックスレジスタの更新値がセットされる更新
値レジスタＩと、実効アドレスに更新値を加えてインデ
ックスレジスタＸO , Ｘ1 ，Ｘ2 の値を更新する加算器
ＡＤＤを有する。
タPC、命令ＲＯＭ IROM,２段の命令レジスタIR1,IR2 、
デコーダDECとを有し、プログラムカウンタPCの指定に
より、命令ＲＯＭ32から命令が逐次読み出されて１段目
の命令レジスタIR1 にラッチされ、次のマシンサイクル
で２段目の命令レジスタIR2 に移される。 アドレス演
算部４は、複数のインデックスレジスタＸO , Ｘ1 ，Ｘ
2 と、インデックスレジスタにセットするデータを選択
する入力セレクタＳＥＬＸ0 〜ＳＥＬＸ2 と、いずれか
のインデックスレジスタの出力を選択して実効アドレス
をデータＲＡＭに出力するアドレスセレクタＳＥＬＸ
と、インデックスレジスタの更新値がセットされる更新
値レジスタＩと、実効アドレスに更新値を加えてインデ
ックスレジスタＸO , Ｘ1 ，Ｘ2 の値を更新する加算器
ＡＤＤを有する。
【０００４】そして、インデックスレジスタＸO , Ｘ
1 ，Ｘ2 にデータを転送するには、内部データバス５を
介したデータパスによって行われる。一方、ＤＳＰのデ
ータ処理は２段のパイプラインにより処理されるように
なっており、図５に示す如く、一つの命令は以下の３つ
のサイクルを経て実行される。図はプログラムカンウタ
ＰＣで指定された命令と、二つの命令レジスタがそれぞ
れ保持する命令の推移を示すタイムチャートである。
1 ，Ｘ2 にデータを転送するには、内部データバス５を
介したデータパスによって行われる。一方、ＤＳＰのデ
ータ処理は２段のパイプラインにより処理されるように
なっており、図５に示す如く、一つの命令は以下の３つ
のサイクルを経て実行される。図はプログラムカンウタ
ＰＣで指定された命令と、二つの命令レジスタがそれぞ
れ保持する命令の推移を示すタイムチャートである。
【０００５】命令フェッチサイクル：プログラムカウ
ンタPCの指定により、命令ＲＯＭ IROM から命令が読み
出されて、サイクルの最後で第一の命令レジスタIR1 に
ラッチされる。
ンタPCの指定により、命令ＲＯＭ IROM から命令が読み
出されて、サイクルの最後で第一の命令レジスタIR1 に
ラッチされる。
【０００６】命令デコードサイクル：第一の命令レジ
スタIR1 の命令コードをデコードして各部を制御するた
めの制御信号を発生するとともに、サイクルの最後でそ
の命令を第二の命令レジスタIR2 にラッチする。またア
ドレス演算部４では実効アドレスの算出およびアドレス
更新のためのアドレス計算を行う。
スタIR1 の命令コードをデコードして各部を制御するた
めの制御信号を発生するとともに、サイクルの最後でそ
の命令を第二の命令レジスタIR2 にラッチする。またア
ドレス演算部４では実効アドレスの算出およびアドレス
更新のためのアドレス計算を行う。
【０００７】命令実行サイクル：制御信号に従って命
令処理の実行や、データの転送を行う。このサイクルで
第二の命令レジスタIR2 が保持する命令のオペランドが
内部データバス５を介して各種レジスタ等に転送され
る。
令処理の実行や、データの転送を行う。このサイクルで
第二の命令レジスタIR2 が保持する命令のオペランドが
内部データバス５を介して各種レジスタ等に転送され
る。
【０００８】ここで、例えば、図６に示すように、イミ
ディエイトデータＤをインデックスレジスタＸ0 に転送
するデータ転送命令「ＬＤＩ Ｄ，Ｘ0 」が実行される
場合を説明する。の命令デコードサイクルで命令コー
ドがデコードされ、この制御信号により、の実行サイ
クルで命令レジスタIR2 に保持されている命令のオペラ
ンドであるイミディエイトデータＤが内部バス５を介し
てインデックスレジスタＸ0 に転送される。
ディエイトデータＤをインデックスレジスタＸ0 に転送
するデータ転送命令「ＬＤＩ Ｄ，Ｘ0 」が実行される
場合を説明する。の命令デコードサイクルで命令コー
ドがデコードされ、この制御信号により、の実行サイ
クルで命令レジスタIR2 に保持されている命令のオペラ
ンドであるイミディエイトデータＤが内部バス５を介し
てインデックスレジスタＸ0 に転送される。
【０００９】しかし、パイプライン処理の構成上、の
実行サイクルでは、アドレス演算部において次の命令の
アドレス計算が行われる。この場合に、直前の命令によ
るデータ転送中のインデックスレジスタＸO が、次の命
令のアドレス計算に使われる場合がある。例えば、次の
命令が「ＭＯＶ Ｂ，（Ｘ0 ＋Ｉ）」即ち、インデック
スレジスタＸO の保持内容で指定されるデータＲＡＭの
番地へ汎用レジスタＢのデータを転送し、インデックス
レジスタＸ0 の値をＩだけインリクメントして置き換え
る命令の場合には、マシンサイクルでＤがインデック
スレジスタＸ0 に転送されるため、のサイクルの最初
の時点ではＸO のデータは確定しておらず、マシンサイ
クルにおける次の命令のアドレス計算で正しいＸ0 ＋
ＩがインデックスレジスタＸ0 にラッチされない。
実行サイクルでは、アドレス演算部において次の命令の
アドレス計算が行われる。この場合に、直前の命令によ
るデータ転送中のインデックスレジスタＸO が、次の命
令のアドレス計算に使われる場合がある。例えば、次の
命令が「ＭＯＶ Ｂ，（Ｘ0 ＋Ｉ）」即ち、インデック
スレジスタＸO の保持内容で指定されるデータＲＡＭの
番地へ汎用レジスタＢのデータを転送し、インデックス
レジスタＸ0 の値をＩだけインリクメントして置き換え
る命令の場合には、マシンサイクルでＤがインデック
スレジスタＸ0 に転送されるため、のサイクルの最初
の時点ではＸO のデータは確定しておらず、マシンサイ
クルにおける次の命令のアドレス計算で正しいＸ0 ＋
ＩがインデックスレジスタＸ0 にラッチされない。
【００１０】そこで、これを避けるため、インデックス
レジスタへのデータ転送命令の後には、無処理命令「Ｎ
ＯＰ」を挿入し、の実行サイクルでは次の命令のアド
レス計算が行なわれないようにしていた。
レジスタへのデータ転送命令の後には、無処理命令「Ｎ
ＯＰ」を挿入し、の実行サイクルでは次の命令のアド
レス計算が行なわれないようにしていた。
【００１１】
【発明が解決しようとする課題】上記のＮＯＰ命令の挿
入は、命令実行のプログラムステップ数が増加して、処
理時間が長くなるという問題と、特定命令の後には無処
理命令を挿入しなければならないのでプログラミングが
複雑になるるという問題がある。
入は、命令実行のプログラムステップ数が増加して、処
理時間が長くなるという問題と、特定命令の後には無処
理命令を挿入しなければならないのでプログラミングが
複雑になるるという問題がある。
【００１２】本発明は上記問題に鑑み創出されたもの
で、パイプライン構成を有するＤＳＰにおいて、インデ
ックスレジスタへのイミディエイトデータ転送命令の後
に、ＮＯＰ命令を挿入しないで済むようにすることを目
的とする。
で、パイプライン構成を有するＤＳＰにおいて、インデ
ックスレジスタへのイミディエイトデータ転送命令の後
に、ＮＯＰ命令を挿入しないで済むようにすることを目
的とする。
【００１３】
【課題を解決するための手段】図１は本発明のＤＳＰの
原理構成図である。上記課題は、図１に示すように、第
一の命令レジスタIR1 に逐次読み出される命令のデコー
ドとインデックスレジスタＸを用いたアドレス計算とを
行う命令デコード処理と、デコード結果に基づいて第二
の命令レジスタIR2 が保持するイミディエイトデータを
内部データバス５を介して各種レジスタに転送する命令
実行処理とが並行して行われる２段のパイプライン構成
のディジタル信号処理装置において、イミディエイトデ
ータＤをインデックスレジスタＸn に転送することのみ
を指令する専用転送命令８（例えばＬＸＸ）と、イミデ
イエイトデータＤを第一の命令レジスタIR1 からインデ
ックスレジスタＸn に直接転送する専用バス７とを設
け、該専用転送命令８に基づくインデックスレジスタＸ
n へのイミディエイトデータＤの転送を前記専用バス７
を介して行うことにより命令デコードサイクル内で完了
させるようにしたことを特徴とする本発明のディジタル
信号処理装置により解決される。
原理構成図である。上記課題は、図１に示すように、第
一の命令レジスタIR1 に逐次読み出される命令のデコー
ドとインデックスレジスタＸを用いたアドレス計算とを
行う命令デコード処理と、デコード結果に基づいて第二
の命令レジスタIR2 が保持するイミディエイトデータを
内部データバス５を介して各種レジスタに転送する命令
実行処理とが並行して行われる２段のパイプライン構成
のディジタル信号処理装置において、イミディエイトデ
ータＤをインデックスレジスタＸn に転送することのみ
を指令する専用転送命令８（例えばＬＸＸ）と、イミデ
イエイトデータＤを第一の命令レジスタIR1 からインデ
ックスレジスタＸn に直接転送する専用バス７とを設
け、該専用転送命令８に基づくインデックスレジスタＸ
n へのイミディエイトデータＤの転送を前記専用バス７
を介して行うことにより命令デコードサイクル内で完了
させるようにしたことを特徴とする本発明のディジタル
信号処理装置により解決される。
【００１４】
【作用】インデックスレジスタＸｎへのデータ転送がイ
ミディエイトデータの場合には、第一の命令レジスタIR
1 から専用バス７を介して、インデックスレジスタＸn
へデータ転送が直接行われ、第二の命令レジスタIR2 と
内部データバス５とを介さないので、命令デコードサイ
クル内で転送が完了する。即ち、該命令の実行は命令デ
コードサイクル内で行われるので、次の命令のアドレス
計算時のインデックスレジスタの使用に対して影響しな
い。従って、イミディエイトデータ置数命令の後にＮＯ
Ｐ命令を挿入する必要がなくなり、プログラムのステッ
プ数を減らすことができ，またプログラミングが容易に
なる。
ミディエイトデータの場合には、第一の命令レジスタIR
1 から専用バス７を介して、インデックスレジスタＸn
へデータ転送が直接行われ、第二の命令レジスタIR2 と
内部データバス５とを介さないので、命令デコードサイ
クル内で転送が完了する。即ち、該命令の実行は命令デ
コードサイクル内で行われるので、次の命令のアドレス
計算時のインデックスレジスタの使用に対して影響しな
い。従って、イミディエイトデータ置数命令の後にＮＯ
Ｐ命令を挿入する必要がなくなり、プログラムのステッ
プ数を減らすことができ，またプログラミングが容易に
なる。
【００１５】
【実施例】以下添付図により本発明の実施例を説明す
る。図２は、本発明のＤＳＰの要部を示すブロック図、
図３は本発明によるＬＸＸ命令実行時のタイムチャート
である。なお、全図を通じて、同一符号は同一対象物を
表す。
る。図２は、本発明のＤＳＰの要部を示すブロック図、
図３は本発明によるＬＸＸ命令実行時のタイムチャート
である。なお、全図を通じて、同一符号は同一対象物を
表す。
【００１６】本発明のＤＳＰの特徴は、アドレス演算部
の各レジスタにイミディートデータを転送する専用バス
と、その処理を指令する専用の転送命令を設けたことに
あり、それ以外の構成および機能は、図４で前述した従
来例と同じであるので説明を省略する。
の各レジスタにイミディートデータを転送する専用バス
と、その処理を指令する専用の転送命令を設けたことに
あり、それ以外の構成および機能は、図４で前述した従
来例と同じであるので説明を省略する。
【００１７】図２において、従来の汎用レジスタへのイ
ミディエイトデータ転送命令ＬＤＩとは別に、インデッ
クスレジスタおよび更新レジスタへのイミディエイトデ
ータ転送を指示する専用の転送命令８（例えば「ＬＸＸ
Ｄ，Ｘn 」：インデックスレジスタＸn にイミディエ
イトデータＤを転送する）を新たに設ける。そして、ハ
ードウエアには、第一の命令レジスタIR1から各インデ
ックスレジスタＸ0 〜Ｘ2 および更新値レジスタＩに命
令のオペランドのみを直送する専用のバス７を内部デー
タバス５とは別に設け、各レジスタに対応して設けられ
ている入力セレクタＳＥＬＸn を３入力にしてその一つ
に入力する。また、アドレス加算器ADDに入力するアド
レス更新値として、更新値レジスタI のデータとは別に
イミディエートデータが使えるようにするため、更新値
セレクタSELDを新たに設ける。各入力セレクタはＬＸＸ
命令デコード出力信号で制御されて、複数の入力データ
から選択されたデータがインデックスレジスタにラッチ
されるようにする。なお、シーケンス制御部１のデコー
ダDEC は通常、命令実行サイクルまでデコードされた
制御信号を保持するためのフリップフロップ回路を有す
るが、ＬＸＸをデコードする部分はデコーダ内部の組合
せ論理回路のみで構成し、マシンサイクルの時間内に
デコード出力が得られるようにする。
ミディエイトデータ転送命令ＬＤＩとは別に、インデッ
クスレジスタおよび更新レジスタへのイミディエイトデ
ータ転送を指示する専用の転送命令８（例えば「ＬＸＸ
Ｄ，Ｘn 」：インデックスレジスタＸn にイミディエ
イトデータＤを転送する）を新たに設ける。そして、ハ
ードウエアには、第一の命令レジスタIR1から各インデ
ックスレジスタＸ0 〜Ｘ2 および更新値レジスタＩに命
令のオペランドのみを直送する専用のバス７を内部デー
タバス５とは別に設け、各レジスタに対応して設けられ
ている入力セレクタＳＥＬＸn を３入力にしてその一つ
に入力する。また、アドレス加算器ADDに入力するアド
レス更新値として、更新値レジスタI のデータとは別に
イミディエートデータが使えるようにするため、更新値
セレクタSELDを新たに設ける。各入力セレクタはＬＸＸ
命令デコード出力信号で制御されて、複数の入力データ
から選択されたデータがインデックスレジスタにラッチ
されるようにする。なお、シーケンス制御部１のデコー
ダDEC は通常、命令実行サイクルまでデコードされた
制御信号を保持するためのフリップフロップ回路を有す
るが、ＬＸＸをデコードする部分はデコーダ内部の組合
せ論理回路のみで構成し、マシンサイクルの時間内に
デコード出力が得られるようにする。
【００１８】図３は、上記構成になるＤＳＰで専用転送
命令ＬＸＸを実行した時のタイムチャートである。マシ
ンサイクルで、イミディエイトデータＤをインデック
スレジスタＸ0 に転送する命令「ＬＸＸ Ｄ，Ｘ0 」
が、プログラムカウンタの指定により第一の命令レジス
タIR1 にフェッチされる。マシンサイクルで、命令の
オペランドＤが専用バス７を介して入力セレクタＳＥＬ
Ｘ0 に入力され、この命令コードのデコード信号に基づ
いてＳＥＬＸ0 はこの入力Ｄを選択するので、インデッ
クスレジスタＸ0 はマシンサイクルの最後にＤをラッ
チして処理を完了する。このサイクルで、インデック
スレジスタＸ0 を用いるアドレス計算を含む次の命令
「ＭＯＶ Ｂ，（Ｘ0 ＋Ｉ）」がフェッチされ、サイク
ルでアドレス計算が行われるが、この時には、インデ
ックスレジスタＸ0 には、正規の数値Ｄがラッチされて
いるので、Ｘ0 の内容はＤ＋Ｉに正しく更新される。
命令ＬＸＸを実行した時のタイムチャートである。マシ
ンサイクルで、イミディエイトデータＤをインデック
スレジスタＸ0 に転送する命令「ＬＸＸ Ｄ，Ｘ0 」
が、プログラムカウンタの指定により第一の命令レジス
タIR1 にフェッチされる。マシンサイクルで、命令の
オペランドＤが専用バス７を介して入力セレクタＳＥＬ
Ｘ0 に入力され、この命令コードのデコード信号に基づ
いてＳＥＬＸ0 はこの入力Ｄを選択するので、インデッ
クスレジスタＸ0 はマシンサイクルの最後にＤをラッ
チして処理を完了する。このサイクルで、インデック
スレジスタＸ0 を用いるアドレス計算を含む次の命令
「ＭＯＶ Ｂ，（Ｘ0 ＋Ｉ）」がフェッチされ、サイク
ルでアドレス計算が行われるが、この時には、インデ
ックスレジスタＸ0 には、正規の数値Ｄがラッチされて
いるので、Ｘ0 の内容はＤ＋Ｉに正しく更新される。
【００１９】なお、更新値セレクタSELDを新たに設け、
命令レジスタIR1 からの専用バス７をこの更新値セレク
タにも入力して、ＬＸＸ命令で制御することにより、イ
ンデックスレジスタの更新が更新値レジスタＩの値のみ
でなく、イミディエイトデータＤでも可能となり、プロ
グラムのステップ数を減らすことができる。
命令レジスタIR1 からの専用バス７をこの更新値セレク
タにも入力して、ＬＸＸ命令で制御することにより、イ
ンデックスレジスタの更新が更新値レジスタＩの値のみ
でなく、イミディエイトデータＤでも可能となり、プロ
グラムのステップ数を減らすことができる。
【００２０】また、内部バスを介してインデックスレジ
スタに数値をセットする従来の転送命令も残しておくの
で、従来のプログラムで従来同様に動作させることもで
きる。
スタに数値をセットする従来の転送命令も残しておくの
で、従来のプログラムで従来同様に動作させることもで
きる。
【００２１】以上説明した如く、本発明によれば、イン
デックスレジスタをイミディエイトデータの転送により
更新する際の命令ステップ数を減らすことができ、また
イミディエイトデータの累算による更新が可能となっ
た。また従来の方式を残すことによって、ＬＤＩ Ｄ，
Ｘ0 命令とＮＯＰ命令との組合せを用いた従来のプログ
ラムを変更することなく実行することもでき、プログラ
ミングの混乱を回避することも可能となる。
デックスレジスタをイミディエイトデータの転送により
更新する際の命令ステップ数を減らすことができ、また
イミディエイトデータの累算による更新が可能となっ
た。また従来の方式を残すことによって、ＬＤＩ Ｄ，
Ｘ0 命令とＮＯＰ命令との組合せを用いた従来のプログ
ラムを変更することなく実行することもでき、プログラ
ミングの混乱を回避することも可能となる。
【００２２】
【発明の効果】以上説明した如く本発明によれば、パイ
プライン構成を有するＤＳＰにおいて、インデックスレ
ジスタへのイミディエイトデータ転送命令の後に、ＮＯ
Ｐ命令を挿入しないで済むので、プログラムのステップ
数を削減できるという効果がある。
プライン構成を有するＤＳＰにおいて、インデックスレ
ジスタへのイミディエイトデータ転送命令の後に、ＮＯ
Ｐ命令を挿入しないで済むので、プログラムのステップ
数を削減できるという効果がある。
【図面の簡単な説明】
【図１】 本発明のＤＳＰの原理構成図
【図２】 本発明のＤＳＰの要部を示す図
【図３】 本発明によるＬＸＸ命令実行時のタイムチャ
ート
ート
【図４】 従来のＤＳＰの要部を示す図
【図５】 パイプライン処理方式における命令レジスタ
の内容推移のタイムチャート
の内容推移のタイムチャート
【図６】 従来技術の問題点を示すタイムチャート
１─シーケンス制御部、２─データＲＡＭ、３─演算処
理部、４─アドレス演算部、５─内部データバス、７─
専用バス、８─専用転送命令、Ｘn ─インデックスレジ
スタ、IR1 ─第一の命令レジスタ、IR2 ─第二の命令レ
ジスタ
理部、４─アドレス演算部、５─内部データバス、７─
専用バス、８─専用転送命令、Ｘn ─インデックスレジ
スタ、IR1 ─第一の命令レジスタ、IR2 ─第二の命令レ
ジスタ
Claims (1)
- 【特許請求の範囲】 【請求項１】 第一の命令レジスタ(IR1) に逐次読み出
される命令のデコードとインデックスレジスタ（Ｘn)を
用いたアドレス計算とを行う命令デコード処理と、デコ
ード結果に基づいて第二の命令レジスタ(IR2) が保持す
るイミディエイトデータを内部データバス５を介して各
種レジスタに転送する命令実行処理とが並行して行われ
る２段のパイプライン構成のディジタル信号処理装置に
おいて、 イミディエイトデータ（Ｄ) を前記インデックスレジス
タ（Ｘn)に転送することのみを指令する専用転送命令
(8) と、前記イミデイエイトデータＤを前記第一の命令
レジスタ(IR1) からインデックスレジスタ（Ｘn)に直接
転送する専用バス(7) とを設け、該転送命令(8) に基づ
く前記インデックスレジスタ（Ｘn)への前記イミディエ
イトデータ（Ｄ）の転送を、前記専用バス(7) を介して
行うことにより命令デコードサイクル内で完了させるよ
うにしたことを特徴とするディジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16731391A JPH0512009A (ja) | 1991-07-09 | 1991-07-09 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16731391A JPH0512009A (ja) | 1991-07-09 | 1991-07-09 | デイジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512009A true JPH0512009A (ja) | 1993-01-22 |
Family
ID=15847436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16731391A Withdrawn JPH0512009A (ja) | 1991-07-09 | 1991-07-09 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512009A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388943B1 (ko) * | 2000-10-23 | 2003-06-25 | 아스텔 주식회사 | 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치 |
| US11314505B2 (en) | 2020-04-08 | 2022-04-26 | Fujitsu Limited | Arithmetic processing device |
-
1991
- 1991-07-09 JP JP16731391A patent/JPH0512009A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388943B1 (ko) * | 2000-10-23 | 2003-06-25 | 아스텔 주식회사 | 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치 |
| US11314505B2 (en) | 2020-04-08 | 2022-04-26 | Fujitsu Limited | Arithmetic processing device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |