JPH0256027A - ディジタルシグナルプロセッサの並列処理方式 - Google Patents
ディジタルシグナルプロセッサの並列処理方式Info
- Publication number
- JPH0256027A JPH0256027A JP20677388A JP20677388A JPH0256027A JP H0256027 A JPH0256027 A JP H0256027A JP 20677388 A JP20677388 A JP 20677388A JP 20677388 A JP20677388 A JP 20677388A JP H0256027 A JPH0256027 A JP H0256027A
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- Japan
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- data
- instruction
- transfer
- storage
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- Pending
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- 238000003672 processing method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 7
- 238000004364 calculation method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ディジタルシグナルプロセッサの真速動作を実現する並
列処理方式に関し、 データの転送と演算命令の因果律を保ちつつ、並列性の
効率を上げるディジタルシグナルプロセッサの並列処理
方式を提供することを目的とし、ランダムアクセスメモ
リを有するディジタルシグナルプロセッサのプログラム
シーケンスを制御するシーケンス制御部であって、所定
のプログラム命令を表すデータを入力してデータを−時
記憶し、データをランダムアクセスメモリに記憶するた
めのアドレスを決める第１の記憶回路と、第１の記憶回
路に接続、され、第１の記憶回路に一時記憶したデータ
をデコーダの出力のタイミング信号により読み出し、て
−時記憶する第２の記憶回路と、第１及び第２の記憶回
路に接続され、第１及び第２の記憶回路に一時記憶した
データを読み出して、データの内容を解読し、データの
実行サイクル数を決定するデコーダとを有する回路にお
いて、第１の記憶回路に接続され、第１の記憶回路の出
力の所定のビット数に分割したデータを入力し一時記憶
する第３の記憶手段と、第１及び第３の記憶手段に接続
され、第１及び第３の記憶手段に一時記憶したデータを
読み出して、データの内容を解読し、データの実行サイ
クル数を決定する第２のデコーダとを付加して構成する
。
列処理方式に関し、 データの転送と演算命令の因果律を保ちつつ、並列性の
効率を上げるディジタルシグナルプロセッサの並列処理
方式を提供することを目的とし、ランダムアクセスメモ
リを有するディジタルシグナルプロセッサのプログラム
シーケンスを制御するシーケンス制御部であって、所定
のプログラム命令を表すデータを入力してデータを−時
記憶し、データをランダムアクセスメモリに記憶するた
めのアドレスを決める第１の記憶回路と、第１の記憶回
路に接続、され、第１の記憶回路に一時記憶したデータ
をデコーダの出力のタイミング信号により読み出し、て
−時記憶する第２の記憶回路と、第１及び第２の記憶回
路に接続され、第１及び第２の記憶回路に一時記憶した
データを読み出して、データの内容を解読し、データの
実行サイクル数を決定するデコーダとを有する回路にお
いて、第１の記憶回路に接続され、第１の記憶回路の出
力の所定のビット数に分割したデータを入力し一時記憶
する第３の記憶手段と、第１及び第３の記憶手段に接続
され、第１及び第３の記憶手段に一時記憶したデータを
読み出して、データの内容を解読し、データの実行サイ
クル数を決定する第２のデコーダとを付加して構成する
。
本発明は、ディジタルシグナルプロセッサ（以下ＤＳＰ
と称する）の高速動作を実現する並列処理方式に関する
ものである。
と称する）の高速動作を実現する並列処理方式に関する
ものである。
この際、データの転送と演算命令の因果律を保ちつつ、
並列性の効率を上げるＤＳＰの並列処理方式が要望され
ている。
並列性の効率を上げるＤＳＰの並列処理方式が要望され
ている。
第４図は一例のＤＳＰの構成を示すブロック図である。
第５図は従来例の回路の構成を示すブロック図である。
第６図は従来例の動作を説明するタイムチャートである
。
。
第４図に示すように、一般にＤＳＰ ６は、入力された
データを記憶するＲＡＭ ３、データの演算を行うＡＬ
Ｕ ４、データの読み出し／書き込みのアドレスを発生
するアドレス発生部２、データの入出力を行う入出力部
５及びシーケンスを制御するシーケンス制御部１からな
る。
データを記憶するＲＡＭ ３、データの演算を行うＡＬ
Ｕ ４、データの読み出し／書き込みのアドレスを発生
するアドレス発生部２、データの入出力を行う入出力部
５及びシーケンスを制御するシーケンス制御部１からな
る。
第５図は第４図に示すシーケンス制御部１を詳細に記述
した図である。同図において、プログラムカウンタ（以
下ＰＣと称する）７により指示されたアドレスを示す信
号がＲＯＭ ８に入力され、ＲＯＭ８から対応するアド
レスに記憶したプログラム命令を表すデータが読み出さ
れる。上記データは命令レジスタ（以下ＩＲと称する）
９に一時記憶され、第４図に示すＩ？ＡＭ ３に記憶す
るためのアドレスが予め計算により求められる。（ルッ
クアヘッドデコード）。
した図である。同図において、プログラムカウンタ（以
下ＰＣと称する）７により指示されたアドレスを示す信
号がＲＯＭ ８に入力され、ＲＯＭ８から対応するアド
レスに記憶したプログラム命令を表すデータが読み出さ
れる。上記データは命令レジスタ（以下ＩＲと称する）
９に一時記憶され、第４図に示すＩ？ＡＭ ３に記憶す
るためのアドレスが予め計算により求められる。（ルッ
クアヘッドデコード）。
データはＩＲＱから読み出され、ＩＲＩＯに入力され一
時記憶されると共に、デコーダ（以下ＤＥＣと称する）
１１にも入力される。ＤＨＣＩＩからのタイミング信号
により、ＩＲＩＯから読み出されたデータはＤＥＣ１１
に入力され、ＤＥＣ１１においてＩＲＱ及びＩＲＩＯか
らの入力データがそれぞれ別個に解読される。
時記憶されると共に、デコーダ（以下ＤＥＣと称する）
１１にも入力される。ＤＨＣＩＩからのタイミング信号
により、ＩＲＩＯから読み出されたデータはＤＥＣ１１
に入力され、ＤＥＣ１１においてＩＲＱ及びＩＲＩＯか
らの入力データがそれぞれ別個に解読される。
又、命令を表すデータの内容によってサイルク数が変わ
るので、サイクル制御部（以下ＣＹＣと称する） １２
により命令データの実行サイクル数を決定する。
るので、サイクル制御部（以下ＣＹＣと称する） １２
により命令データの実行サイクル数を決定する。
第６図に示すＰＣのある１サイクルにおいて、例えばｎ
番目のアドレスを示す信号を出力したとすると、ＩＲＱ
において次の１サイクルで、ＲＯＭ ８のｎ番目のアド
レスに記憶したデータを読み出して一時記憶し、かつ、
ＲＡＭ ３に記憶するためのアドレスを予め計算により
求める。そして結果をＩＲＩＯ及びＤＥＣＩＩにそれぞ
れ入力し、いわゆるパイプライン処理を行う。
番目のアドレスを示す信号を出力したとすると、ＩＲＱ
において次の１サイクルで、ＲＯＭ ８のｎ番目のアド
レスに記憶したデータを読み出して一時記憶し、かつ、
ＲＡＭ ３に記憶するためのアドレスを予め計算により
求める。そして結果をＩＲＩＯ及びＤＥＣＩＩにそれぞ
れ入力し、いわゆるパイプライン処理を行う。
次に続くサイクルでＤＥＣ１１において、例えば除算（
ＦＤν）の制御命令を解読する。この場合、データの転
送は最後の１サイクルで行われる。
ＦＤν）の制御命令を解読する。この場合、データの転
送は最後の１サイクルで行われる。
〔発明が解決しようとする課題］
しかしながら上述の回路において、ＤＳＰの命令は転送
（データの単なる移動）と演算命令（Ａ＋Ｂ、Ａ）ｋＢ
などの命令）が同時に行われる。転送、演算命令の大部
分は１サイクルで行われるが、除算命令のように２７サ
イクル程度も必要となるものがある。この場合、除算命
令と同時に行われる転送も２７サイクル必要であるかの
ように動作する。
（データの単なる移動）と演算命令（Ａ＋Ｂ、Ａ）ｋＢ
などの命令）が同時に行われる。転送、演算命令の大部
分は１サイクルで行われるが、除算命令のように２７サ
イクル程度も必要となるものがある。この場合、除算命
令と同時に行われる転送も２７サイクル必要であるかの
ように動作する。
したがって、並列に命令は実行されるもののスループッ
トが大幅に下がってしまうという問題点があった・ したがって本発明の目的は、データの転送と演算命令の
因果律を保ちつつ、並列性の効率を上げるＤＳＰの並列
処理方式を提供することにある。
トが大幅に下がってしまうという問題点があった・ したがって本発明の目的は、データの転送と演算命令の
因果律を保ちつつ、並列性の効率を上げるＤＳＰの並列
処理方式を提供することにある。
上記問題点は第１図に示す回路構成によって解決される
。
。
即ち第１図において、ランダムアクセスメモリを有する
ディジタルシグナルプロセッサのプログラムシーケンス
を制御するシーケンス制御部であって、所定めプログラ
ム命令を表すデータを入力してデータを一時記憶し、デ
ータをランダムアクセスメモリに記憶するためのアドレ
スを決める第１の記憶回路と、第１の記憶回路に接続さ
れ、第１の記憶回路に一時記憶したデータをデコーダの
出力のタイミング信号により読み出して一時記憶する第
２の記憶回路と、第１及び第２の記憶回路に接続され、
第１及び第２の記憶回路に一時記憶したデータを読み出
して、データの内容を解読し、データの実行サイクル数
を決定するデコーダとを有する回路において、２１０は
第１の記憶回路に接続され、第１の記憶回路の出力の
所定のビット数に分割したデータを入力し一時記憶する
第３の記憶手段である。
ディジタルシグナルプロセッサのプログラムシーケンス
を制御するシーケンス制御部であって、所定めプログラ
ム命令を表すデータを入力してデータを一時記憶し、デ
ータをランダムアクセスメモリに記憶するためのアドレ
スを決める第１の記憶回路と、第１の記憶回路に接続さ
れ、第１の記憶回路に一時記憶したデータをデコーダの
出力のタイミング信号により読み出して一時記憶する第
２の記憶回路と、第１及び第２の記憶回路に接続され、
第１及び第２の記憶回路に一時記憶したデータを読み出
して、データの内容を解読し、データの実行サイクル数
を決定するデコーダとを有する回路において、２１０は
第１の記憶回路に接続され、第１の記憶回路の出力の
所定のビット数に分割したデータを入力し一時記憶する
第３の記憶手段である。
２２０は第１及び第３の記憶手段に接続され、第１及び
第３の記憶手段に一時記憶したデータを読み出して、デ
ータの内容を解読し、データの実行サイクル数を決定す
る第２のデコーダである。上記２１０．２２０を付加し
て構成する。
第３の記憶手段に一時記憶したデータを読み出して、デ
ータの内容を解読し、データの実行サイクル数を決定す
る第２のデコーダである。上記２１０．２２０を付加し
て構成する。
第１図において、第３の記憶手段２１０において第１の
記憶回路の出力の所定のビット数に分割したデータの一
方を入力し一時記憶する。
記憶回路の出力の所定のビット数に分割したデータの一
方を入力し一時記憶する。
第２のデコーダ２２０において、第１及び第３の記憶手
段に一時記憶したデータを読み出して、データの内容を
解読し、データの実行サイクル数を決定する。そして対
応する制御信号を出力する。
段に一時記憶したデータを読み出して、データの内容を
解読し、データの実行サイクル数を決定する。そして対
応する制御信号を出力する。
一方、第２の記憶回路１８０において、上記分割したデ
ータの他方を入力し一時記憶する。そしてデコーダ１９
０において、第１及び第２の記憶回路に一時記憶したデ
ータを読み出して、データの内容を解読し、データの実
行サイクル数を決定する。
ータの他方を入力し一時記憶する。そしてデコーダ１９
０において、第１及び第２の記憶回路に一時記憶したデ
ータを読み出して、データの内容を解読し、データの実
行サイクル数を決定する。
そして対応する制御信号を出力する。
そして、例えば除算命令のように２７サイクル程度も必
要となる命令を実行する場合、第３の記憶手段２１０、
第２のデコーダ２２０において命令の演算を行い、演算
以外の転送等の命令を第２の記憶回路１８０、デコーダ
１９０において行うようにする。
要となる命令を実行する場合、第３の記憶手段２１０、
第２のデコーダ２２０において命令の演算を行い、演算
以外の転送等の命令を第２の記憶回路１８０、デコーダ
１９０において行うようにする。
この結果、データの転送と演算命令の因果律を保ちつつ
転送と演算命令の制御を独立させることにより、スルー
プットを向上させることができる。
転送と演算命令の制御を独立させることにより、スルー
プットを向上させることができる。
第２図は本発明の実施例の回路の構成を示すブロック図
である。
である。
第３図は実施例の動作を説明するタイムチャートである
。
。
企図を通じて同一符号は同一対象物を示す。
第２図に示すように本発明が従来例と異なる点は、従来
例に対してｌＲ２１，ＤＥＣ２２及びＣＹＣ２３を付加
したことにある。
例に対してｌＲ２１，ＤＥＣ２２及びＣＹＣ２３を付加
したことにある。
第３図は除算命令（ＦＤｖ）（２７サイクル）ト、ＡＬ
Ｕの出力に接続されたＤレジスタ（図示しない）への演
算結果の転送を同時に行う場合を示している。
Ｕの出力に接続されたＤレジスタ（図示しない）への演
算結果の転送を同時に行う場合を示している。
ＦＤＶの演算命令はｌＲ２１において２７サイクル、Ｐ
ＤＶの演算結果の転送はｌＲ１８においてｌサイクルで
行われ、ｌＲ２１は２７サイクルの間命令が保持される
が、ｌＲ１８は１サイクルのみ保持される。残りの２６
サイクルでは、演算結果や演算の値に関係しない転送命
令を実行することができる。
ＤＶの演算結果の転送はｌＲ１８においてｌサイクルで
行われ、ｌＲ２１は２７サイクルの間命令が保持される
が、ｌＲ１８は１サイクルのみ保持される。残りの２６
サイクルでは、演算結果や演算の値に関係しない転送命
令を実行することができる。
従来例では除算命令に複合できる転送命令は１つに限ら
れていたが、本発明では２７サイクルの間に終了すれば
数の制限はない。（≦２７）。
れていたが、本発明では２７サイクルの間に終了すれば
数の制限はない。（≦２７）。
この結果、演算で長いサイクルを必要とする場合、その
待ち時間に行ってもよい転送や他の処理を行うことによ
り、全体のスループントを向上させることができる。
待ち時間に行ってもよい転送や他の処理を行うことによ
り、全体のスループントを向上させることができる。
以上説明したように本発明によれば、データの転送と演
算命令の因果律を保ちつつ転送と演算命令の制御を独立
させることにより、スルーブツトを向上させることがで
きる。
算命令の因果律を保ちつつ転送と演算命令の制御を独立
させることにより、スルーブツトを向上させることがで
きる。
第１図は本発明の原理図、
第２図は本発明の実施例の回路の構成を示すブロック図
、 第３図は実施例の動作を説明するタイムチャート、 第４図は一例のｏｓｐの構成を示すブロック図、第５図
は従来例の回路の構成を示すブロック図、第６図は従来
例の動作を説明するタイムチャートである。 図において ２１０は第３の記憶手段、２２０は第２のデコーダ辛ザ
た１月の芙方セづダリの回予６ＺＬ凹１入゛ン示すプロ
・ノフの勇ら ２ 図 条仝シ日月（７）原理ｇ 牛 １ 日 −４５’） （７）Ｔ）Ｓ Ｆ ｃｙ：、 ＊Ｒ’にホ
すフ゛ロー／２Ｑ千 ４ Ｚ
、 第３図は実施例の動作を説明するタイムチャート、 第４図は一例のｏｓｐの構成を示すブロック図、第５図
は従来例の回路の構成を示すブロック図、第６図は従来
例の動作を説明するタイムチャートである。 図において ２１０は第３の記憶手段、２２０は第２のデコーダ辛ザ
た１月の芙方セづダリの回予６ＺＬ凹１入゛ン示すプロ
・ノフの勇ら ２ 図 条仝シ日月（７）原理ｇ 牛 １ 日 −４５’） （７）Ｔ）Ｓ Ｆ ｃｙ：、 ＊Ｒ’にホ
すフ゛ロー／２Ｑ千 ４ Ｚ
Claims (1)
- ランダムアクセスメモリを有するディジタルシグナルプ
ロセッサのプログラムシーケンスを制御するシーケンス
制御部であって、所定のプログラム命令を表すデータを
入力して該データを一時記憶し、該データをランダムア
クセスメモリに記憶するためのアドレスを決める第１の
記憶回路（１７０）と、該第１の記憶回路に接続され、
該第１の記憶回路に一時記憶した該データをデコーダ（
１９０）の出力のタイミング信号により読み出して一時
記憶する第２の記憶回路（１８０）と、該第１及び第２
の記憶回路に接続され、該第１及び第２の記憶回路に一
時記憶したデータを読み出して、該データの内容を解読
し、該データの実行サイクル数を決定するデコーダ（１
９０）とを有する回路において、該第１の記憶回路に接
続され、該第１の記憶回路の出力の所定のビット数に分
割したデータを入力し一時記憶する第３の記憶手段（２
１０）と、該第１及び第３の記憶手段に接続され、該第
１及び第３の記憶手段に一時記憶したデータを読み出し
て、該データの内容を解読し、該データの実行サイクル
数を決定する第２のデコーダ（２２０）とを付加したこ
とを特徴とするディジタルシグナルプロセッサの並列処
理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20677388A JPH0256027A (ja) | 1988-08-20 | 1988-08-20 | ディジタルシグナルプロセッサの並列処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20677388A JPH0256027A (ja) | 1988-08-20 | 1988-08-20 | ディジタルシグナルプロセッサの並列処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0256027A true JPH0256027A (ja) | 1990-02-26 |
Family
ID=16528850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20677388A Pending JPH0256027A (ja) | 1988-08-20 | 1988-08-20 | ディジタルシグナルプロセッサの並列処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0256027A (ja) |
-
1988
- 1988-08-20 JP JP20677388A patent/JPH0256027A/ja active Pending
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