JPS6093700A - ライン切換回路およびそれを用いた半導体記憶装置 - Google Patents
ライン切換回路およびそれを用いた半導体記憶装置Info
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- JPS6093700A JPS6093700A JP58199022A JP19902283A JPS6093700A JP S6093700 A JPS6093700 A JP S6093700A JP 58199022 A JP58199022 A JP 58199022A JP 19902283 A JP19902283 A JP 19902283A JP S6093700 A JPS6093700 A JP S6093700A
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、ライン切換技術さらには半導体集積回路に
適用して有効なライン切換技術及びそれを用いた半導体
記憶装置に関するものである。
適用して有効なライン切換技術及びそれを用いた半導体
記憶装置に関するものである。
RAM(ランダム・アクセス・メモリ)のような半導体
記憶装置においては、メモリアレイの大容量化が進むに
従って、不良ビットによる歩留まりの低下が問題になっ
て来ている。そこで、メモリアレイ内の不良ビラトラ含
む列または行を、別々に用意された予備のメモリ列また
はメモリ行と置き換えて不良ビットを救済する冗長回路
を設け、歩留まりの向上を図るようにすることが提案さ
れている。
記憶装置においては、メモリアレイの大容量化が進むに
従って、不良ビットによる歩留まりの低下が問題になっ
て来ている。そこで、メモリアレイ内の不良ビラトラ含
む列または行を、別々に用意された予備のメモリ列また
はメモリ行と置き換えて不良ビットを救済する冗長回路
を設け、歩留まりの向上を図るようにすることが提案さ
れている。
不発明省は、そのような冗長回路のラインと正規のライ
ンとを切り換えるライン切換回路として、第1図に示す
ような回路を考えた。すなわち、例えは1図のように電
源電圧■。Cと回路の接地電位との間に直列接続された
ヒユーズ集子Fと抵抗Rとにより構成され、ヒーーズ素
子Fヶ溶断することによってプログラム可能な状態設定
手段1からのプログラム信号Sによって、互に相補的に
オンもしくはオフ状態される一対のNチャンネル形とP
チャンネル形のMO8FETQ、、Q2夕、Yデコーダ
2からの選択信号φ、を選択的に転送するトランスファ
ゲートとして使用し、メモリアレイ内に不良ビットがあ
っ7”CHA合、メモリ列ごとに設けられている状態設
定手段1のうち、不良ビントン含むメモリ列に対応され
た状態設定回路1のヒユーズFを切断することによりプ
ログラムを行なう。これによって、プログラムされた状
態設定手段1の出力レベル(プログラム信号S)を固定
して、M OS F E T Q + をオフさせ、Q
2をオンさせる。そして、Yデコーダ2から出力された
選択信号φyを、不良ビラトラ含む正規のメモリ列のデ
ータ緋を共通データ組に接続させるためのカラムスイッ
チ側に伝えないで、予備の冗長メモリ列を選択する冗長
用カラムスイッチに伝え、不良ビラトラ含む正規のメモ
リ列の代わりに冗長メモリ列を選択させるというもので
ある。
ンとを切り換えるライン切換回路として、第1図に示す
ような回路を考えた。すなわち、例えは1図のように電
源電圧■。Cと回路の接地電位との間に直列接続された
ヒユーズ集子Fと抵抗Rとにより構成され、ヒーーズ素
子Fヶ溶断することによってプログラム可能な状態設定
手段1からのプログラム信号Sによって、互に相補的に
オンもしくはオフ状態される一対のNチャンネル形とP
チャンネル形のMO8FETQ、、Q2夕、Yデコーダ
2からの選択信号φ、を選択的に転送するトランスファ
ゲートとして使用し、メモリアレイ内に不良ビットがあ
っ7”CHA合、メモリ列ごとに設けられている状態設
定手段1のうち、不良ビントン含むメモリ列に対応され
た状態設定回路1のヒユーズFを切断することによりプ
ログラムを行なう。これによって、プログラムされた状
態設定手段1の出力レベル(プログラム信号S)を固定
して、M OS F E T Q + をオフさせ、Q
2をオンさせる。そして、Yデコーダ2から出力された
選択信号φyを、不良ビラトラ含む正規のメモリ列のデ
ータ緋を共通データ組に接続させるためのカラムスイッ
チ側に伝えないで、予備の冗長メモリ列を選択する冗長
用カラムスイッチに伝え、不良ビラトラ含む正規のメモ
リ列の代わりに冗長メモリ列を選択させるというもので
ある。
しかるに、単に状態設定手段1によって相補的にオン、
オフ状態にさせられる一対のトランスファMO8FET
QI 、Q2 によって、Yデコーダからの選択信号φ
が伝送されるラインの切換え馨行なうようにすると、
状態設定手段1からのプログラム信号Sによってカント
オフされた側のライン(配勝)がフローティング状態に
される。つまり、第1図において不良ピノ)Y含むメモ
リ列を予備の冗長メモリ列と切り換えるため、例えば、
Nチャンネル形MO8FETQ、がオフされ、Pチャン
ネル形MO8FETQ2がオンされるように、状態設定
手段1をプログラムした場合を考えろと、MO8FET
Q、がカットオフされることにより、ノードAがフロー
ティング状態にされる。
オフ状態にさせられる一対のトランスファMO8FET
QI 、Q2 によって、Yデコーダからの選択信号φ
が伝送されるラインの切換え馨行なうようにすると、
状態設定手段1からのプログラム信号Sによってカント
オフされた側のライン(配勝)がフローティング状態に
される。つまり、第1図において不良ピノ)Y含むメモ
リ列を予備の冗長メモリ列と切り換えるため、例えば、
Nチャンネル形MO8FETQ、がオフされ、Pチャン
ネル形MO8FETQ2がオンされるように、状態設定
手段1をプログラムした場合を考えろと、MO8FET
Q、がカットオフされることにより、ノードAがフロー
ティング状態にされる。
その結果、このノードAに寄生する配線の浮遊容量等を
介して、電源電圧とのカンプリング等によリノードAの
電位が瞬間的に押し上げられて、誤まって不良ビットを
含むメモリ列のカラムスイッチがオンされる等の誤動作
が生じ易いことに気付0た。
介して、電源電圧とのカンプリング等によリノードAの
電位が瞬間的に押し上げられて、誤まって不良ビットを
含むメモリ列のカラムスイッチがオンされる等の誤動作
が生じ易いことに気付0た。
そこで、第1図に示すように、正規のラインおよび予備
の冗長側のラインと回路の接地電位との間にそれぞれ、
選択信号φアが入って来たときに影響を与えないような
高抵抗R,,R27介挿して、そのライン上のMO8I
”ETQ、 もしくはQ2がカットオフされたときライ
ンを回路の接地電位に強制的に固定することン考えた・
しかしこのような高抵抗R,,R,ケ接続しても、瞬間
的な電源変動等のノイズによる各ラインの電圧の浮き上
がり乞防止するには不充分であることが分かった。
の冗長側のラインと回路の接地電位との間にそれぞれ、
選択信号φアが入って来たときに影響を与えないような
高抵抗R,,R27介挿して、そのライン上のMO8I
”ETQ、 もしくはQ2がカットオフされたときライ
ンを回路の接地電位に強制的に固定することン考えた・
しかしこのような高抵抗R,,R,ケ接続しても、瞬間
的な電源変動等のノイズによる各ラインの電圧の浮き上
がり乞防止するには不充分であることが分かった。
あるいは図中Q3で示すようなスイッチki OS F
ETを各伝送ラインと回路の接地電位点との間に接続さ
せ、状態設定手段1におけるプログラム状態に応じてこ
のスイッチMO8FE’f”QsYオンさせて、そのラ
インのレベルを強制的に回路の接地電位に落としてやる
ことも考えたが、このような方法では、このスイッチM
OS F E TQsのオン、オフ状態を設定するため
の状態設定手段が、予備の冗長メモリ列に切り換えるた
めの上記状態設定手段1とは別個に必要となる。しかる
に、このような状態設定手段の数が増え、プログラムす
べぎ箇所が増加することは、プログラム(ヒ−ズ素子の
溶断等)の不確実性等の原因から歩留まりt低下させる
という不都合があることが分かった。
ETを各伝送ラインと回路の接地電位点との間に接続さ
せ、状態設定手段1におけるプログラム状態に応じてこ
のスイッチMO8FE’f”QsYオンさせて、そのラ
インのレベルを強制的に回路の接地電位に落としてやる
ことも考えたが、このような方法では、このスイッチM
OS F E TQsのオン、オフ状態を設定するため
の状態設定手段が、予備の冗長メモリ列に切り換えるた
めの上記状態設定手段1とは別個に必要となる。しかる
に、このような状態設定手段の数が増え、プログラムす
べぎ箇所が増加することは、プログラム(ヒ−ズ素子の
溶断等)の不確実性等の原因から歩留まりt低下させる
という不都合があることが分かった。
この発明の目的は、誤動作の少ないライン切換技術を提
供することにある。
供することにある。
この発明の他の目的は、 ′fA動作の少ない半導体記
憶装置を提供することにある。
憶装置を提供することにある。
この発明の他の目的は1歩留の高い半導体記憶装置を提
供することにある。
供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添伺図面からあきらかになるであ
ろ5゜ 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
本明細書の記述および添伺図面からあきらかになるであ
ろ5゜ 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、冗長回路を備えた半導体記憶装置において、
正規のメモリ列(行)への選択信号の伝送ラインおよび
予備の冗長メモリ列(行)への伝送ラインの途中に、適
当な切換信号によって相補的に開もしくは閉状態にされ
る一対のトランスフアゲ−トラ設けるとともに、正規の
伝送ラインには上記切換信号によってオン、オフされて
該伝送ラインのレベルを固定可能なスイッチを、また、
冗長側の伝送ラインには上記正規の伝送ラインのレベル
に応じてオン、オフされて該伝送ラインのレベルビ固定
可能なスイッチを設けることによって、少なくともメモ
リ選択時には自動的に信号が伝送されない側のラインに
接続されたスイッチがオンされてチャージが抜かれ、レ
ベルが固定されるようにする。これによって上記切換信
号の発生源とは別個に伝送ラインのチャージを抜くため
のスイッチの制御信号を発生させる状態設定手段等を設
けることなく、信号が伝送されない側のラインのフロー
ティングによる誤動作を防止し、メモリチップの歩留ま
りt向上させるという上記目的を達成するものである。
正規のメモリ列(行)への選択信号の伝送ラインおよび
予備の冗長メモリ列(行)への伝送ラインの途中に、適
当な切換信号によって相補的に開もしくは閉状態にされ
る一対のトランスフアゲ−トラ設けるとともに、正規の
伝送ラインには上記切換信号によってオン、オフされて
該伝送ラインのレベルを固定可能なスイッチを、また、
冗長側の伝送ラインには上記正規の伝送ラインのレベル
に応じてオン、オフされて該伝送ラインのレベルビ固定
可能なスイッチを設けることによって、少なくともメモ
リ選択時には自動的に信号が伝送されない側のラインに
接続されたスイッチがオンされてチャージが抜かれ、レ
ベルが固定されるようにする。これによって上記切換信
号の発生源とは別個に伝送ラインのチャージを抜くため
のスイッチの制御信号を発生させる状態設定手段等を設
けることなく、信号が伝送されない側のラインのフロー
ティングによる誤動作を防止し、メモリチップの歩留ま
りt向上させるという上記目的を達成するものである。
第2図〜第4図には本発明Y CM OSスタティック
RAMに適用した場合の一実施例が示されている。
RAMに適用した場合の一実施例が示されている。
先ず、第2図のブロック図を用いてスタティックRAM
の概略構成を説明する。第2図には、−例として、Yア
ドレスによって選択されるメモリアレイ11内の不良ビ
ラトラ含むメモリ列を、メモリアレイ11とは別個に設
けられた予備の冗長メモリ列12と置き換えろようにし
たものが示されている。
の概略構成を説明する。第2図には、−例として、Yア
ドレスによって選択されるメモリアレイ11内の不良ビ
ラトラ含むメモリ列を、メモリアレイ11とは別個に設
けられた予備の冗長メモリ列12と置き換えろようにし
たものが示されている。
なお、点畷で囲まれた各回路ブロックは周知の半導体集
積回路技術によって、1つの半導体基板に形成されてい
る。
積回路技術によって、1つの半導体基板に形成されてい
る。
外部から供給されるY系のアドレス信号Ax工とY系の
アドレス信号Ayjは、それぞれXアドレスバッファ1
3とYアドレスバッファ14に入力すれて内部回路に応
じた適当なレベルに変換され、アドレスAx1.AyJ
に対応した真レベルの内部アドレス信号″a−,a ・
と偽レベルの内部アドレスXt )# 信号1−1rが形成され出力される。言い換えxl y
J るならば、内部アドレス信号a・、a・は、それx+
Y3 ぞれ対応するアドレス信号Ax i+ Ay jと同位
相の信号であり、内部アドレス信号a x i + a
y sは、それぞれ対応するアドレス信号Ax、 、
A、yjの位相反転された信号である。なお、アドレ
ス信号Axi。
アドレス信号Ayjは、それぞれXアドレスバッファ1
3とYアドレスバッファ14に入力すれて内部回路に応
じた適当なレベルに変換され、アドレスAx1.AyJ
に対応した真レベルの内部アドレス信号″a−,a ・
と偽レベルの内部アドレスXt )# 信号1−1rが形成され出力される。言い換えxl y
J るならば、内部アドレス信号a・、a・は、それx+
Y3 ぞれ対応するアドレス信号Ax i+ Ay jと同位
相の信号であり、内部アドレス信号a x i + a
y sは、それぞれ対応するアドレス信号Ax、 、
A、yjの位相反転された信号である。なお、アドレ
ス信号Axi。
Ayjは、それぞれ複数のアドレス信号によって構成さ
れているが、同図では、図面を簡単にするために、それ
ぞれ1つの信号として示されている。
れているが、同図では、図面を簡単にするために、それ
ぞれ1つの信号として示されている。
内部信号(内部相補アドレス信号)axi1石言はXデ
コーダ回路15に供給さ几、Xデコーダ回路15によっ
てメモリアレイ11内の対応する一本のワード線が選択
レベルにされる。丁なわち、そのときのアドレス信号A
x1によって決まる一本のワード勝が選択レベルにされ
る。内部信号a・J qはXデコーダ回路16に供給され適当な選択信号φア
が形成される。この選択信号ψアはライン切換回路17
を通ってメモリアレイ11内の各メモリ列の一対の相補
データ緋ごとに設けられているカラムスイッチによって
構成されたカラムスイッチ群18に供給され、アドレス
Ayjに対応した一対の相補データ線がコモンデータi
cD、CDに接続される。すると、Xデコーダ回路14
によって選択レベルにされているワード線に接続された
メモリセルのデータがコモンデータ1llcD、 CD
を通って読出し回路19に送らilて増幅され、I10
端子を介して読み出される。もしくは、I10端子を介
して書き込みデータが沓ぎ込み回路20に伝えられ、書
込み回路20から出力されたデータがコモンデータ線C
D、CDY通って選択されたメモリセルに書き込まれる
ようにされている。
コーダ回路15に供給さ几、Xデコーダ回路15によっ
てメモリアレイ11内の対応する一本のワード線が選択
レベルにされる。丁なわち、そのときのアドレス信号A
x1によって決まる一本のワード勝が選択レベルにされ
る。内部信号a・J qはXデコーダ回路16に供給され適当な選択信号φア
が形成される。この選択信号ψアはライン切換回路17
を通ってメモリアレイ11内の各メモリ列の一対の相補
データ緋ごとに設けられているカラムスイッチによって
構成されたカラムスイッチ群18に供給され、アドレス
Ayjに対応した一対の相補データ線がコモンデータi
cD、CDに接続される。すると、Xデコーダ回路14
によって選択レベルにされているワード線に接続された
メモリセルのデータがコモンデータ1llcD、 CD
を通って読出し回路19に送らilて増幅され、I10
端子を介して読み出される。もしくは、I10端子を介
して書き込みデータが沓ぎ込み回路20に伝えられ、書
込み回路20から出力されたデータがコモンデータ線C
D、CDY通って選択されたメモリセルに書き込まれる
ようにされている。
なお、特に制限されないか、上記読み出し回路19と書
き込み回路200′i、図示されていない制御信号によ
って相補的に動作させられる。
き込み回路200′i、図示されていない制御信号によ
って相補的に動作させられる。
この実施例では、各メモリ列に対応した数だけ状態設定
回路1が設けられており、これらにより構成された設定
回路21からの信号によって上記ライン切換回路17の
切換状態が設定されるようになっている。つまり、不良
ビン)Y含むメモリ列に対応する状態設定回路のプログ
ラム素子を処理することによって、ライン切換回路17
内の状態ン切り換え、不良ビットを含むメモリ列を選択
させるような選択信号φアがXデコーダ回路16から出
力されると、その信号はライン切換回路17によって正
規のカラムスイッチではなく予備の冗長メモリ列12に
設けられた冗長カラムスイッチ22に供給され、これを
オンさせる。すると、不良ビラトラ含む正規のメモリ列
に代わって、冗長メモリ列12の相補データ緋がコモン
データ線CD、CDに接続されて、冗長メモリ列12に
対してデータの読出し、書込みが行なわれるようになる
。
回路1が設けられており、これらにより構成された設定
回路21からの信号によって上記ライン切換回路17の
切換状態が設定されるようになっている。つまり、不良
ビン)Y含むメモリ列に対応する状態設定回路のプログ
ラム素子を処理することによって、ライン切換回路17
内の状態ン切り換え、不良ビットを含むメモリ列を選択
させるような選択信号φアがXデコーダ回路16から出
力されると、その信号はライン切換回路17によって正
規のカラムスイッチではなく予備の冗長メモリ列12に
設けられた冗長カラムスイッチ22に供給され、これを
オンさせる。すると、不良ビラトラ含む正規のメモリ列
に代わって、冗長メモリ列12の相補データ緋がコモン
データ線CD、CDに接続されて、冗長メモリ列12に
対してデータの読出し、書込みが行なわれるようになる
。
第3図は上記ライン切換回路17の一実施例を示す回路
図である。
図である。
特に制限されないが、同図における主な回路は、半導体
基板上における実際のレイアワトに合わせて描かれてい
る。但し、次に述べる各単位切換回路、状態設定手段及
び保持回路は、図面乞見やすくするために、すこし大ぎ
く描かれている。
基板上における実際のレイアワトに合わせて描かれてい
る。但し、次に述べる各単位切換回路、状態設定手段及
び保持回路は、図面乞見やすくするために、すこし大ぎ
く描かれている。
上記ライン切換回路17はメモリアレイ11内の各メモ
リ列に対応して設けられた単位切換回路17aと、冗長
カラムスイッチ22の状態を決定し保持する保持回路1
7bとにより構成されている。そして、この保持回路1
7bと上記各単位切換回路17aとは一本の共通の冗長
用共通伝送ラインL2によって接続されている。つまり
、各単位切換回路17aは冗長側への切換えが行なわれ
ると、共通伝送ラインL2Y通してXデコーダ回路16
から出力された選択信号φy(この実施例ではその反転
信号)を保持回路17bへ送り、冗長カラムスィッチ2
2馨動作させるようになっている。
リ列に対応して設けられた単位切換回路17aと、冗長
カラムスイッチ22の状態を決定し保持する保持回路1
7bとにより構成されている。そして、この保持回路1
7bと上記各単位切換回路17aとは一本の共通の冗長
用共通伝送ラインL2によって接続されている。つまり
、各単位切換回路17aは冗長側への切換えが行なわれ
ると、共通伝送ラインL2Y通してXデコーダ回路16
から出力された選択信号φy(この実施例ではその反転
信号)を保持回路17bへ送り、冗長カラムスィッチ2
2馨動作させるようになっている。
各単位切換回路17aには、それぞれ後で述べるような
状態設定手段1が設けられている。上記各単位切換回路
17aは、第3図に一つだけ代表的に詳しく示されてい
るように、Xデコーダ回路16を構成するNANDゲー
ト回路あるいはN。
状態設定手段1が設けられている。上記各単位切換回路
17aは、第3図に一つだけ代表的に詳しく示されてい
るように、Xデコーダ回路16を構成するNANDゲー
ト回路あるいはN。
Rゲート回路等の単位デコーダ16aから出力された選
択信号φyY反転するインバータ23の出力信号φy’
(ff正規のメモリ列もしくは予備の冗長メモリ列へ伝
えるべく設けられ1こ正規の伝送ラインL1と冗長側の
共通伝送ラインL、に結合される。上記正規の伝送ライ
ンL1と冗長側の共通伝送ラインL2につながるライン
には、特に制限されないが、例えはレーザーアニールに
よる低抵抗化可能な高抵抗素子等のプログラム素子Pと
抵抗素子Rとからなる状態設定手段1における設定電位
(切換信号)によって互いに相補的に開もしくは閉状態
にされるトランスフアゲ−トラ構成するPチャンネル形
MO8FETQI とNチャンネル形MO8FETQ2
が設げられている。
択信号φyY反転するインバータ23の出力信号φy’
(ff正規のメモリ列もしくは予備の冗長メモリ列へ伝
えるべく設けられ1こ正規の伝送ラインL1と冗長側の
共通伝送ラインL、に結合される。上記正規の伝送ライ
ンL1と冗長側の共通伝送ラインL2につながるライン
には、特に制限されないが、例えはレーザーアニールに
よる低抵抗化可能な高抵抗素子等のプログラム素子Pと
抵抗素子Rとからなる状態設定手段1における設定電位
(切換信号)によって互いに相補的に開もしくは閉状態
にされるトランスフアゲ−トラ構成するPチャンネル形
MO8FETQI とNチャンネル形MO8FETQ2
が設げられている。
そして、上記正規の伝送ラインL1と回路の接地点との
間には状態設定手段1の設定電位によってオンもしくは
オフ状態にされるスイッチMO8FETQ、が設けられ
、また上記冗長側の共通伝送ラインL、につながるライ
ンと回路の接地点との間には、正規の伝送ラインL、の
電位に応じてオンもしくはオフ状態にされるスイッチM
O8FE T Q 4が設けられている。特に制限され
ないが、この実施例では、状態設定手段1における設定
電位によってトランスファゲートとしての上記MO8F
ETQ、がカットオフ状態にされるとぎにMO8FET
Q、がオンされるようにするため、スイッチQ、として
Nチャンネル形のMOSFETが用いられている。一方
、スイッチQ4は伝送ラインL1の電位がハイレベルに
されるとオン状態になるようにするため、Nチャンネル
形のMOSFETが用いられている。
間には状態設定手段1の設定電位によってオンもしくは
オフ状態にされるスイッチMO8FETQ、が設けられ
、また上記冗長側の共通伝送ラインL、につながるライ
ンと回路の接地点との間には、正規の伝送ラインL、の
電位に応じてオンもしくはオフ状態にされるスイッチM
O8FE T Q 4が設けられている。特に制限され
ないが、この実施例では、状態設定手段1における設定
電位によってトランスファゲートとしての上記MO8F
ETQ、がカットオフ状態にされるとぎにMO8FET
Q、がオンされるようにするため、スイッチQ、として
Nチャンネル形のMOSFETが用いられている。一方
、スイッチQ4は伝送ラインL1の電位がハイレベルに
されるとオン状態になるようにするため、Nチャンネル
形のMOSFETが用いられている。
更に、正規の伝送ラインL、と回路の接地点との間には
、前記単位デコーダ16aから出力される選択信号φア
によってオン、オフ制御されるスイッチM OS F
E T Q aが上記MO8FETQ。
、前記単位デコーダ16aから出力される選択信号φア
によってオン、オフ制御されるスイッチM OS F
E T Q aが上記MO8FETQ。
と並列に設けられている。このスイッチQ!Iは選択信
号可が非選択レベル(この実施例では)゛イレベル)に
されたとぎオンされるようにするため、Nチャンネル形
のM OS F E Tが用いられている。
号可が非選択レベル(この実施例では)゛イレベル)に
されたとぎオンされるようにするため、Nチャンネル形
のM OS F E Tが用いられている。
すなわち、デコーダからの選択信号により非選択状態に
さ−れるべぎメモリ列が、ノ・1ズ等によってその伝送
ラインL、の電位が上昇することによって、不所望に選
択されるのを防止するために、MOS F E T Q
、によってそのラインL1の電位が回路の接地電位にな
るようにされている。
さ−れるべぎメモリ列が、ノ・1ズ等によってその伝送
ラインL、の電位が上昇することによって、不所望に選
択されるのを防止するために、MOS F E T Q
、によってそのラインL1の電位が回路の接地電位にな
るようにされている。
これにより、この実施例においては、不良ビノトヲ含む
正規のメモリ列を予備の冗長メモリ列に切り換えるには
、不良ビンH−含むメモリ列に対応された状態設定手段
1内のプログラム素子Pをレーザーアニールによって低
抵抗化してやればよい。すると、状態設定手段10ノー
ドn1の電位は、低抵抗化されたプログラム素子Pと抵
抗Hの抵抗比で電源電圧■coヲ分割したようなハイレ
ベルの電位にされる。そのため、トランスファゲートと
してのMO8FETQ、がカットオフされ、Q2がオン
状態にされる。これによって、単位デコーダ16aから
出力される選択信号ηに反にするインバータ23の出力
信号φ は正規の伝送ラインL、ではなく冗長側の共通
伝送ラインL2を通って保持回路17bへ送られるよう
になる。
正規のメモリ列を予備の冗長メモリ列に切り換えるには
、不良ビンH−含むメモリ列に対応された状態設定手段
1内のプログラム素子Pをレーザーアニールによって低
抵抗化してやればよい。すると、状態設定手段10ノー
ドn1の電位は、低抵抗化されたプログラム素子Pと抵
抗Hの抵抗比で電源電圧■coヲ分割したようなハイレ
ベルの電位にされる。そのため、トランスファゲートと
してのMO8FETQ、がカットオフされ、Q2がオン
状態にされる。これによって、単位デコーダ16aから
出力される選択信号ηに反にするインバータ23の出力
信号φ は正規の伝送ラインL、ではなく冗長側の共通
伝送ラインL2を通って保持回路17bへ送られるよう
になる。
しかも、このとぎ、スイッチM OS F E T Q
3は状態設定手段1の設定電位(ハイレベル)によっ
てオン状態にされるため−M OS F E T Q5
のオン、オフに関わりなく、ノードn2のチャージが抜
かれ伝送ラインL、は強制的に回路の接地レベルに引き
下げられ、フローティング状態になるのが防止される。
3は状態設定手段1の設定電位(ハイレベル)によっ
てオン状態にされるため−M OS F E T Q5
のオン、オフに関わりなく、ノードn2のチャージが抜
かれ伝送ラインL、は強制的に回路の接地レベルに引き
下げられ、フローティング状態になるのが防止される。
またこのとぎ、スイッチMO3FETQ4はグランドレ
ベル(回路の接地電位)に固定された伝送ラインL1の
電位によってオフ状態にされるため、共通伝送ラインL
2上の信号に影響を与えることはない。
ベル(回路の接地電位)に固定された伝送ラインL1の
電位によってオフ状態にされるため、共通伝送ラインL
2上の信号に影響を与えることはない。
以 下 余 白
一方、第3図において、正規伝送ラインL1によって選
択信号φ、が送られて選択状態にさせられるメモリ列が
不良ピントを有していフヨいため状態設定手段1内のプ
ログラム素子Pがそのままにされていると、プログラム
素子Pが高い抵抗値を有しているので、ノードn、の電
位はロウレベルにされる。そのため、トランスファゲー
トとしての1lviOS F E 1’Q+がオン状態
にされ、Q2がオフ状態にされろうこれによって、イン
バータ23の出力信号φ、はMo5FETQ、から正規
の伝送ラインL1を通ってカラムスイッチ18aに送ら
れ、正規のメモリ列が選択されるようになる。
択信号φ、が送られて選択状態にさせられるメモリ列が
不良ピントを有していフヨいため状態設定手段1内のプ
ログラム素子Pがそのままにされていると、プログラム
素子Pが高い抵抗値を有しているので、ノードn、の電
位はロウレベルにされる。そのため、トランスファゲー
トとしての1lviOS F E 1’Q+がオン状態
にされ、Q2がオフ状態にされろうこれによって、イン
バータ23の出力信号φ、はMo5FETQ、から正規
の伝送ラインL1を通ってカラムスイッチ18aに送ら
れ、正規のメモリ列が選択されるようになる。
このとき、MQSFETQ3は状態設定手段1の設定電
位(ロウレベル)によってオフ状態にされ、またMOS
F E TQi も忍択時にはロウレベルになる選択
信号φ、によってカットオフされるため、伝送ラインL
、上の信号に形容を与えることはない。しかるに、選択
時には、インバータ23の出力信号φアによって伝送ラ
イン上1上のノードn。
位(ロウレベル)によってオフ状態にされ、またMOS
F E TQi も忍択時にはロウレベルになる選択
信号φ、によってカットオフされるため、伝送ラインL
、上の信号に形容を与えることはない。しかるに、選択
時には、インバータ23の出力信号φアによって伝送ラ
イン上1上のノードn。
の電位はハイレベルにされるため、スイッチMO8FE
TQ4がオンされる。これによってノードn、のチャー
ジが抜かれ、冗長側の共通伝送ラインL2は強制的にグ
ランドレベル(回路の接地電位)に引き下げられ、フロ
ーティング状態になるのが防止される。
TQ4がオンされる。これによってノードn、のチャー
ジが抜かれ、冗長側の共通伝送ラインL2は強制的にグ
ランドレベル(回路の接地電位)に引き下げられ、フロ
ーティング状態になるのが防止される。
なお、デコーダ16からの選択信号によって非選択状態
にされており、対応する状態設定手段からロウレベルの
切換信号が供給されているメモリ列については、そのメ
モリ列を非選択状態にするためVこハイレベルの選択信
号φアが単位切換回路に供給されている。このため、そ
の単位切換回路におけるMo5FETQBがオン状態に
されているので、ラインL、は回路の接地電位にされる
。
にされており、対応する状態設定手段からロウレベルの
切換信号が供給されているメモリ列については、そのメ
モリ列を非選択状態にするためVこハイレベルの選択信
号φアが単位切換回路に供給されている。このため、そ
の単位切換回路におけるMo5FETQBがオン状態に
されているので、ラインL、は回路の接地電位にされる
。
従って、非選択状態であるべきメモリ列が不所望に選択
されるのを防ぐことができる。
されるのを防ぐことができる。
冗長側の共通伝送ラインL2には、各メモリ列に対応し
て設けられている上記と同じ構成の単位切換回路17a
内のノードn、がそれぞれ接続されており、不良ビット
を含むメモリ列に対応した状態設定手段1を一つだけプ
ログラムすることにより正規の伝送ラインL1から冗長
側の共通伝送ラインL2への切換えが行なわれるように
なっている。
て設けられている上記と同じ構成の単位切換回路17a
内のノードn、がそれぞれ接続されており、不良ビット
を含むメモリ列に対応した状態設定手段1を一つだけプ
ログラムすることにより正規の伝送ラインL1から冗長
側の共通伝送ラインL2への切換えが行なわれるように
なっている。
次に、上記伝送ラインL2vcQ9.けられている前記
保持回路17bの実施例について説明する。特に制限さ
れないが、この実施例においては、共通伝送ラインL2
の−〆T4に保持回路17bが設けられている。
保持回路17bの実施例について説明する。特に制限さ
れないが、この実施例においては、共通伝送ラインL2
の−〆T4に保持回路17bが設けられている。
この保持回路17bば、共通伝送ラインL2の終端のノ
ードn4Vcゲート端子が接続されたMQSFETQ6
とQ7 とからなるC M OSインバータ25と、
上記ノードn4と回路の接地点との間に接続されそのゲ
ートに上記インバータ25の出力ノードn、が接続され
たhi Q SF B T Q 8 とによって一種の
フリップフロップ回路に構成されている。
ードn4Vcゲート端子が接続されたMQSFETQ6
とQ7 とからなるC M OSインバータ25と、
上記ノードn4と回路の接地点との間に接続されそのゲ
ートに上記インバータ25の出力ノードn、が接続され
たhi Q SF B T Q 8 とによって一種の
フリップフロップ回路に構成されている。
しかもこの場合、フリップ回路を!:l成する一方M
() S F E T Q 8の素子寸法CW / L
比)を小さくして前記インパーク23を構成するMQS
FETQ、およびトランスファゲートを青酸するMQS
FETQ2のオン抵抗に比べて大きなオン抵抗を有する
ように設計されている。
() S F E T Q 8の素子寸法CW / L
比)を小さくして前記インパーク23を構成するMQS
FETQ、およびトランスファゲートを青酸するMQS
FETQ2のオン抵抗に比べて大きなオン抵抗を有する
ように設計されている。
従って、この保持回路17bは、通常はノードn4がロ
ウレベルになるような状態で安定しており、冗長メモリ
列への切換えが行なわれるようにプログラムがされると
、そのようなプログラムがなされた状態設定手段1に対
応するライン切換回路17aから、選択信号φ、が入っ
て来たときに、フリップフロップが反転して、次段のイ
ンバータ26によって冗長カラムスイッチ22がオンさ
れて冗長メモリ列12が選択されるようになる。すなわ
ち、電源投入時に、電源電圧■。0が上昇するのに伴な
ってインバータ25−の出力ノードn、のレベルが徐々
に上がって行くと、Mo5FETQ8がしだいに強くオ
ンされてノードn40レベルが下カリ、インバータ25
0ロジツクシユレツシヨールドよりも小さくなった時点
で、ノードn4はロウレベル(グランドレベル)に%マ
タインバータ25の出力ノードn、はハイレベル(■c
oレベル)に固定されて安定な状態になる。つまり、電
源投入時に電源が上昇すると自動的に冗長メモリ列を非
選択にするようにラッチがかかる。しかして、メモIJ
J択時に冗長側への切換えがなされた切換回路17a
内のトランスファゲート(Q2)を通して選択信号行が
入って来ると、オン状態ICサit、テイルM OS
F E T Q9− Q2− Qaを経由して電流が流
される。このとき、M Q S F E TQ8はオン
抵抗が他のM OS F E T Q a 、Q 2よ
りも大きくなるように設定されているので、ノードn4
の電位は、こnらのMQ S F E Tのオン抵抗の
比で電源電圧を分割したような比較的高いレベル圧向か
って上昇する。この分割電位がインバータ25のロジソ
クシュレッショールドよりも高くなるように設定されて
いるため、第4図に示すように、単位デコーダ16aか
ら出力される選択信号φ、がロウレベルに向かって変化
し、ノードn4の電位■n4が徐々に上昇して行き、イ
ンバータ25のロジックシュレノショールド■tbより
も高くなった時点でフリップフロップが反転してノード
n5の電位■n5がロウレベルに変化される。
ウレベルになるような状態で安定しており、冗長メモリ
列への切換えが行なわれるようにプログラムがされると
、そのようなプログラムがなされた状態設定手段1に対
応するライン切換回路17aから、選択信号φ、が入っ
て来たときに、フリップフロップが反転して、次段のイ
ンバータ26によって冗長カラムスイッチ22がオンさ
れて冗長メモリ列12が選択されるようになる。すなわ
ち、電源投入時に、電源電圧■。0が上昇するのに伴な
ってインバータ25−の出力ノードn、のレベルが徐々
に上がって行くと、Mo5FETQ8がしだいに強くオ
ンされてノードn40レベルが下カリ、インバータ25
0ロジツクシユレツシヨールドよりも小さくなった時点
で、ノードn4はロウレベル(グランドレベル)に%マ
タインバータ25の出力ノードn、はハイレベル(■c
oレベル)に固定されて安定な状態になる。つまり、電
源投入時に電源が上昇すると自動的に冗長メモリ列を非
選択にするようにラッチがかかる。しかして、メモIJ
J択時に冗長側への切換えがなされた切換回路17a
内のトランスファゲート(Q2)を通して選択信号行が
入って来ると、オン状態ICサit、テイルM OS
F E T Q9− Q2− Qaを経由して電流が流
される。このとき、M Q S F E TQ8はオン
抵抗が他のM OS F E T Q a 、Q 2よ
りも大きくなるように設定されているので、ノードn4
の電位は、こnらのMQ S F E Tのオン抵抗の
比で電源電圧を分割したような比較的高いレベル圧向か
って上昇する。この分割電位がインバータ25のロジソ
クシュレッショールドよりも高くなるように設定されて
いるため、第4図に示すように、単位デコーダ16aか
ら出力される選択信号φ、がロウレベルに向かって変化
し、ノードn4の電位■n4が徐々に上昇して行き、イ
ンバータ25のロジックシュレノショールド■tbより
も高くなった時点でフリップフロップが反転してノード
n5の電位■n5がロウレベルに変化される。
すると、MQSFETQ8がカントオフされ、電流経路
が遮断されるとともえノードn、が■。Cレベルに近い
レベルになってフリップフロップが安定する。また、単
位デコーダ16aの出力(選択信号φ、)がハイレベル
に変化され、非選択状態になるとインバータ23が反転
されて、M Q S FETQ2からQ 10の経路で
ノードn4のチャージが抜かtてノードn4のレベルが
下がり、フリップフロップが反転してノードn、がハイ
レベルに−された状態に復帰して安定し、冗長カラムス
イッチ22がオフされる。
が遮断されるとともえノードn、が■。Cレベルに近い
レベルになってフリップフロップが安定する。また、単
位デコーダ16aの出力(選択信号φ、)がハイレベル
に変化され、非選択状態になるとインバータ23が反転
されて、M Q S FETQ2からQ 10の経路で
ノードn4のチャージが抜かtてノードn4のレベルが
下がり、フリップフロップが反転してノードn、がハイ
レベルに−された状態に復帰して安定し、冗長カラムス
イッチ22がオフされる。
しかも、上記ノードn4は、前述しTこごとく正規のメ
モリ列が選択されるとき、正規の伝送ラインL1がハイ
レベルにされてスイッチMO8FETQ4がオンされる
ことにより自動的にチャージが抜かれ、ロウレベルに固
定される。そのため、正規のメモリ列の選択時にノード
n、がフローティング状態になって電源とのカンブリン
グでその電位が浮き上がり、誤まって冗長メモリ列が選
択されるのを防止することができ、正規のメモリ列と冗
長メモリが同時に選択される状態は生じない。
モリ列が選択されるとき、正規の伝送ラインL1がハイ
レベルにされてスイッチMO8FETQ4がオンされる
ことにより自動的にチャージが抜かれ、ロウレベルに固
定される。そのため、正規のメモリ列の選択時にノード
n、がフローティング状態になって電源とのカンブリン
グでその電位が浮き上がり、誤まって冗長メモリ列が選
択されるのを防止することができ、正規のメモリ列と冗
長メモリが同時に選択される状態は生じない。
上記実施例では、保持回路17bが3個のMQSFET
Q、〜Q8からなるフリップフロップによって構成され
ているが、ノードn4と電源電圧vocとの間にインバ
ータ25の出力ノードn、の電位をゲートに受けるよう
にされたPチャンネル形MQSFETを付加してなる通
常の4緊子構成のフリップフロップを用いて構成するこ
とも可能である。この場合、電源投入時にインバータ2
5の出力ノードn、の′電位がハイレベルになって安定
されるように予め回路を構成する素子の定数を設定して
おく必要があるっ さらに、上記保持回路17bは必ずしも設ける必要がな
いとともに、保持回路17bの代わりに各単位切換回路
17aごとに、単位デコーダからの選択信号φ もしく
はその反転信号φ、によつてオン−オフさnるスイッチ
M OS F’ E Tを、共通伝送ラインL2と回路
の接地電位点との間に設け、選択信号φアがハイレベル
にされるメモリ非選択時にオンさせて共通伝送ラインL
2のレベルをグランドに固定し、フ四−テイングによる
冗長メモリ列の誤動作を防上させるようにしてもよい。
Q、〜Q8からなるフリップフロップによって構成され
ているが、ノードn4と電源電圧vocとの間にインバ
ータ25の出力ノードn、の電位をゲートに受けるよう
にされたPチャンネル形MQSFETを付加してなる通
常の4緊子構成のフリップフロップを用いて構成するこ
とも可能である。この場合、電源投入時にインバータ2
5の出力ノードn、の′電位がハイレベルになって安定
されるように予め回路を構成する素子の定数を設定して
おく必要があるっ さらに、上記保持回路17bは必ずしも設ける必要がな
いとともに、保持回路17bの代わりに各単位切換回路
17aごとに、単位デコーダからの選択信号φ もしく
はその反転信号φ、によつてオン−オフさnるスイッチ
M OS F’ E Tを、共通伝送ラインL2と回路
の接地電位点との間に設け、選択信号φアがハイレベル
にされるメモリ非選択時にオンさせて共通伝送ラインL
2のレベルをグランドに固定し、フ四−テイングによる
冗長メモリ列の誤動作を防上させるようにしてもよい。
ただし、上記実施例のようにJ〈・(口伝送ラインL。
の終端に保持回路17bを一つだけ設けるようにした方
が、各切換回路17aごとにスイッチMO8F g T
を設ける場合よりも配線が少なくて済みレイアウト上も
有利である。
が、各切換回路17aごとにスイッチMO8F g T
を設ける場合よりも配線が少なくて済みレイアウト上も
有利である。
なお、上記実施例では、トランスファゲートを構成する
MQSFETQ、をPチャンネル形にし、MQSFET
Q2をNチャンネル形にしているが、逆の構成であって
もよいことは勿論である。また、各伝送ライン上のチャ
ージを非3択時に抜いてやるために設しナたスイッチM
QSP E’rQs〜Q。
MQSFETQ、をPチャンネル形にし、MQSFET
Q2をNチャンネル形にしているが、逆の構成であって
もよいことは勿論である。また、各伝送ライン上のチャ
ージを非3択時に抜いてやるために設しナたスイッチM
QSP E’rQs〜Q。
としてNチャンネル形のものを用いているが、これに限
定されるものではなく、M OS F E T Q s
〜Q5 としてPチャンネル形のものを用いることもで
きる。
定されるものではなく、M OS F E T Q s
〜Q5 としてPチャンネル形のものを用いることもで
きる。
また、実施例ではメモリの非選択時に正規の伝送ライン
L、のレベルをグランドに固定してフローティング状態
になるのを防止するためのスイツチMQSFETQ5が
設けられているが、少なくともメモリの選択時に誤まっ
たメモリ列が選択されないようにすれば、かなりの誤動
作が防止できるので、M□5FETQ、は必ずしも設け
る必要はなく、省略することも可能である。しかも、実
施例では、Yデコーダ16の出力(選択信号φ、)を反
転するインバータ23を設け、このインバータ23の出
力なカラムスイッチ18aに伝えるようにしているが、
インバータ23を設けないでYデコーダ16の出力をト
ランスファゲートを通して直接カラムスイッチ18aに
伝えるようにしてもよい。また、正規の伝送ラインL、
の終端にインバータを一段もしくは二段接続して、イン
バータによってカラムスイッチ18aをオン、オフさせ
るようにしてもよ℃・。
L、のレベルをグランドに固定してフローティング状態
になるのを防止するためのスイツチMQSFETQ5が
設けられているが、少なくともメモリの選択時に誤まっ
たメモリ列が選択されないようにすれば、かなりの誤動
作が防止できるので、M□5FETQ、は必ずしも設け
る必要はなく、省略することも可能である。しかも、実
施例では、Yデコーダ16の出力(選択信号φ、)を反
転するインバータ23を設け、このインバータ23の出
力なカラムスイッチ18aに伝えるようにしているが、
インバータ23を設けないでYデコーダ16の出力をト
ランスファゲートを通して直接カラムスイッチ18aに
伝えるようにしてもよい。また、正規の伝送ラインL、
の終端にインバータを一段もしくは二段接続して、イン
バータによってカラムスイッチ18aをオン、オフさせ
るようにしてもよ℃・。
さらに、上記実施例では、状態設定手段1におけるプロ
グラム素子としてレーザーアニールによる低抵抗化可能
な抵抗素子が用いられているが、第1図のものと同碌に
プログラム素子としてレーザーもしくは電流によって溶
断可能なヒユーズ素子を用いるようにしてもよいことは
勿論である−また、上述した実施例とは反対に、状態設
定手段からの切換信号によってラインの電位を固定する
MO8FETQsを上記共通ラインL2と回路の接地電
位点との間に設け、一方のラインの電位に応じて他方の
ラインの電位を固定するMO8FETQ4を上記ライン
L1 と回路の接地電位点との間に設け、そのゲートを
上記共通ラインL2に接続させるようにしてもよい。こ
の場合、例えば、上記MO8FBTQ、は、Pチャンネ
ル形MO8FETとされ、上記MO3FETQ4は、N
チャンネル形MOS F ETとされる。
グラム素子としてレーザーアニールによる低抵抗化可能
な抵抗素子が用いられているが、第1図のものと同碌に
プログラム素子としてレーザーもしくは電流によって溶
断可能なヒユーズ素子を用いるようにしてもよいことは
勿論である−また、上述した実施例とは反対に、状態設
定手段からの切換信号によってラインの電位を固定する
MO8FETQsを上記共通ラインL2と回路の接地電
位点との間に設け、一方のラインの電位に応じて他方の
ラインの電位を固定するMO8FETQ4を上記ライン
L1 と回路の接地電位点との間に設け、そのゲートを
上記共通ラインL2に接続させるようにしてもよい。こ
の場合、例えば、上記MO8FBTQ、は、Pチャンネ
ル形MO8FETとされ、上記MO3FETQ4は、N
チャンネル形MOS F ETとされる。
また、実施例ではCMO8溝成にされたスタティックR
AMに適用したものについて説明したが、この発明はス
タティックRA MあるいはCMO8構成のメモリに限
定されるものではない。
AMに適用したものについて説明したが、この発明はス
タティックRA MあるいはCMO8構成のメモリに限
定されるものではない。
なお、上記実施例において、メモリ列は同じ相補データ
線り。、 Dovcその入出力端子が結合された複数の
メモリセルによって構成されており、冗長メモリ列は、
相補データ線Dr、Drにその入出力端子が結合された
複数のメモリセルによって構成されている。但し、第3
図には、図面を簡単にするために、それぞれ1個のメモ
リセルのみが示されている。またメモリ行は、同じワー
ド線Wにその選択端子が結合された複数のメモリセルに
よって構成されている。但し、図面を簡単にするために
、1行のメモリ行のみが第3図には示されている。
線り。、 Dovcその入出力端子が結合された複数の
メモリセルによって構成されており、冗長メモリ列は、
相補データ線Dr、Drにその入出力端子が結合された
複数のメモリセルによって構成されている。但し、第3
図には、図面を簡単にするために、それぞれ1個のメモ
リセルのみが示されている。またメモリ行は、同じワー
ド線Wにその選択端子が結合された複数のメモリセルに
よって構成されている。但し、図面を簡単にするために
、1行のメモリ行のみが第3図には示されている。
カラムスイッチ18aは、Nチャンネル形MO8FE’
rQ8によって構成されているものとして。
rQ8によって構成されているものとして。
今まで説明してきたが、Pチャンネル形MQSFBTに
よって構成してもよい。
よって構成してもよい。
(1) ライン切換回路に、切換信号によって相補的に
動作する第1と第2のトランス7アグートと、上記第1
のトランスファゲートを介して信号カー供給される第1
の出力端子と、上記第2 (1’) )ランスファゲー
トを介して上gQjB号が?j(紹される第2の出力端
子と、上記切換1ぎ号によって制OJさ1t、上記第2
のトランスファゲートを介して債号カ1上記第2の出力
端子に供給さルるとき、上記第1の出力端子に所定の電
位を印加する第1のスイッチ素子と、上記第1のトラン
スファゲートを介して上記第1の出力端子に伝えら几た
(F3号が、所定の信号のとき、これに応答して上記第
2の出力端子に所定の電位を印加する第2のスイッチ素
子とを含んでいる。こnにより、第2σ)トランスファ
ゲートを介して信号が第2の出力端子に伝えらnるとき
、上記第1の出力端子のt位lL工、所定の値に固定さ
れ、上記第1のトランスファゲートを介して所定の信号
が第1の出力端子に伝えらルるときには、上記第2の出
力端子のa位が、所定の値に固定さルる。このため、第
2の出力端子に信号か伝えらルているときに、上記第1
の出力端子にノイズなどが伝わっても、あるいは第1の
出力端子に所望の信号が伝えられているときに、上記第
2の出力端子にノイズなどが伝わっても、ノイズによる
上記第1の出力端子の電位変化ある(1は第2の出力端
子の電位変化を防ぐことかできる。すなわち、ノイズ等
が伝わっても、信号を出力して(・ない端子の電位が変
動するのを防ぐことができ、正確な信号を出力すること
ができるという効果か得られる。
動作する第1と第2のトランス7アグートと、上記第1
のトランスファゲートを介して信号カー供給される第1
の出力端子と、上記第2 (1’) )ランスファゲー
トを介して上gQjB号が?j(紹される第2の出力端
子と、上記切換1ぎ号によって制OJさ1t、上記第2
のトランスファゲートを介して債号カ1上記第2の出力
端子に供給さルるとき、上記第1の出力端子に所定の電
位を印加する第1のスイッチ素子と、上記第1のトラン
スファゲートを介して上記第1の出力端子に伝えら几た
(F3号が、所定の信号のとき、これに応答して上記第
2の出力端子に所定の電位を印加する第2のスイッチ素
子とを含んでいる。こnにより、第2σ)トランスファ
ゲートを介して信号が第2の出力端子に伝えらnるとき
、上記第1の出力端子のt位lL工、所定の値に固定さ
れ、上記第1のトランスファゲートを介して所定の信号
が第1の出力端子に伝えらルるときには、上記第2の出
力端子のa位が、所定の値に固定さルる。このため、第
2の出力端子に信号か伝えらルているときに、上記第1
の出力端子にノイズなどが伝わっても、あるいは第1の
出力端子に所望の信号が伝えられているときに、上記第
2の出力端子にノイズなどが伝わっても、ノイズによる
上記第1の出力端子の電位変化ある(1は第2の出力端
子の電位変化を防ぐことかできる。すなわち、ノイズ等
が伝わっても、信号を出力して(・ない端子の電位が変
動するのを防ぐことができ、正確な信号を出力すること
ができるという効果か得られる。
(2) 正規のメモリ列への選択信号の伝送ラインおよ
び予備の冗長メモリ列への選択信号の伝送ラインに状態
設定手段等からの切換信号によって互し・に相補的に開
もしくは閉状態にさ几る一対のトランスファゲートを設
けるとともに、−万の(正規の又は冗長側の)伝送ライ
ンには上記切換(−g号によってオンもしくはオフ状態
にされて該伝送ラインのレベルを固定可能なスイッチを
設け、また、他方の(冗長側の又は正規の)伝送ライン
には上記正規(又は冗長側)の伝送ラインのレベルに応
じてオン、オフ動作されて冗長用(又は正規用)伝送ラ
インのレベルを固定可能なスイッチを設けたので、正規
(又は冗長側)の伝送ラインは切換信号によってトラン
スファゲートが遮断されると必ずレベルが固定され、他
方の冗長用(又は正規用)伝送ラインは切換ta号によ
ってトランスファゲートが遮断さnると正規(又は冗長
用)の伝送ラインを16号が通過するときに自動「コに
レベルが固定さ几るという作用により、fM号伝達時に
信号が伝送されない側のラインがフローティング状態に
なるのがρj止さn、これによってメモリの誤動作が防
止されるという効果があり。
び予備の冗長メモリ列への選択信号の伝送ラインに状態
設定手段等からの切換信号によって互し・に相補的に開
もしくは閉状態にさ几る一対のトランスファゲートを設
けるとともに、−万の(正規の又は冗長側の)伝送ライ
ンには上記切換(−g号によってオンもしくはオフ状態
にされて該伝送ラインのレベルを固定可能なスイッチを
設け、また、他方の(冗長側の又は正規の)伝送ライン
には上記正規(又は冗長側)の伝送ラインのレベルに応
じてオン、オフ動作されて冗長用(又は正規用)伝送ラ
インのレベルを固定可能なスイッチを設けたので、正規
(又は冗長側)の伝送ラインは切換信号によってトラン
スファゲートが遮断されると必ずレベルが固定され、他
方の冗長用(又は正規用)伝送ラインは切換ta号によ
ってトランスファゲートが遮断さnると正規(又は冗長
用)の伝送ラインを16号が通過するときに自動「コに
レベルが固定さ几るという作用により、fM号伝達時に
信号が伝送されない側のラインがフローティング状態に
なるのがρj止さn、これによってメモリの誤動作が防
止されるという効果があり。
【3す 正規のメモリ列への選択信号の伝送ラインおよ
び予備の冗長メモリ列への選択(8号の伝送ラインに状
態設定手段等からの切換信号によって互いに相補的に開
もしくは閉状態にされる一対のトランスファゲートを設
けるとともに、一方の(正規の又は冗長側の)伝送ライ
ンには上記切換信号によってオンもしくはオフ状態にさ
れて該伝送ラインのレベルを固定uJ能なスイッチを設
け、また、他方の(冗長側の又は正規の)伝送ラインに
は上記正規(又は冗長側)の伝送ラインのレベルに応じ
てオン、オフ動作されて冗長用(又は正規用)伝送ライ
ンのレベルを固定Th’J能なスイッチを設げたので、
正規(又は冗長)の伝送ラインは、切換信号によってト
ランスファゲートがg断さ几ると必ずレベルが固定され
、他方の冗長用(又は正規用)伝送ラインは切換1ぎ号
によってトランスファゲートが遮断されると正規(又は
冗長)の伝送ラインを信号が通過するときに自動的にレ
ベルが固定されろという作用により、伝送ラインの切換
のための信号を発生する状態設定手段とは別個に、遮断
された側のラインのレベルをI?+f 定すせるスイッ
チの状態を設定してやるための状?k +’j)(定手
段を設ける必要がなくなり、こnによってプログラム箇
所を増加させることなく層号が伝送されない側の伝送ラ
インのフローティングを防止することができる。すなわ
ち、信相性の低いプログラムを減らすことができるため
、メモリの9Wiまりを向上させることができるという
効果が得られる。
び予備の冗長メモリ列への選択(8号の伝送ラインに状
態設定手段等からの切換信号によって互いに相補的に開
もしくは閉状態にされる一対のトランスファゲートを設
けるとともに、一方の(正規の又は冗長側の)伝送ライ
ンには上記切換信号によってオンもしくはオフ状態にさ
れて該伝送ラインのレベルを固定uJ能なスイッチを設
け、また、他方の(冗長側の又は正規の)伝送ラインに
は上記正規(又は冗長側)の伝送ラインのレベルに応じ
てオン、オフ動作されて冗長用(又は正規用)伝送ライ
ンのレベルを固定Th’J能なスイッチを設げたので、
正規(又は冗長)の伝送ラインは、切換信号によってト
ランスファゲートがg断さ几ると必ずレベルが固定され
、他方の冗長用(又は正規用)伝送ラインは切換1ぎ号
によってトランスファゲートが遮断されると正規(又は
冗長)の伝送ラインを信号が通過するときに自動的にレ
ベルが固定されろという作用により、伝送ラインの切換
のための信号を発生する状態設定手段とは別個に、遮断
された側のラインのレベルをI?+f 定すせるスイッ
チの状態を設定してやるための状?k +’j)(定手
段を設ける必要がなくなり、こnによってプログラム箇
所を増加させることなく層号が伝送されない側の伝送ラ
インのフローティングを防止することができる。すなわ
ち、信相性の低いプログラムを減らすことができるため
、メモリの9Wiまりを向上させることができるという
効果が得られる。
(41正規の伝送ラインに、伝送さnるべき信号に基づ
いてオン、オフ動作さ几て該伝送ラインを固定可能なス
イッチを設けたので、f6号が伝送されない期間は正規
の伝送ラインのレベ′ルが強制的に固定されるという作
用により、非選択時のような信号の非伝送時における正
規の伝送ラインのフローティング状態が防止さn、メモ
リの誤動作などが防止されるという効果が得らnる。
いてオン、オフ動作さ几て該伝送ラインを固定可能なス
イッチを設けたので、f6号が伝送されない期間は正規
の伝送ラインのレベ′ルが強制的に固定されるという作
用により、非選択時のような信号の非伝送時における正
規の伝送ラインのフローティング状態が防止さn、メモ
リの誤動作などが防止されるという効果が得らnる。
(51冗長側の伝送ラインを共J1nにして、その共通
伝送ラインに、該伝送ラインのレベルを安定に保持する
ための保持回路を設けたので、tii投入時における該
伝送ラインのレベルが所定のレベルに固定されるととも
に、信号の伝送が終了すると該伝送ラインのレベルが保
持回路により自動的に初期のレベル状態に復帰さルると
いう作用により、冗長用の共通伝送ラインのフローティ
ング状態が確実に防止され、メモリの誤動作がUj止さ
nるという効果が得らnる。
伝送ラインに、該伝送ラインのレベルを安定に保持する
ための保持回路を設けたので、tii投入時における該
伝送ラインのレベルが所定のレベルに固定されるととも
に、信号の伝送が終了すると該伝送ラインのレベルが保
持回路により自動的に初期のレベル状態に復帰さルると
いう作用により、冗長用の共通伝送ラインのフローティ
ング状態が確実に防止され、メモリの誤動作がUj止さ
nるという効果が得らnる。
(6) 比較量夕ない数のMOSFETによって4ff
位切換回路及び保持回路を林成てることができ、しかも
プログラムする禦子が各車位切換回路当り1蘭ですむた
め、単位切換回路、状態設定手段及び保持回路を小さく
形成することかできる。このため、データ線のピッチ(
間隔)に合わせて単位切換回路、状態設定手段及び保持
回路を形成することができろ。こnにより、メモリの小
形化を図ることがiJ能になるという効果が得られる。
位切換回路及び保持回路を林成てることができ、しかも
プログラムする禦子が各車位切換回路当り1蘭ですむた
め、単位切換回路、状態設定手段及び保持回路を小さく
形成することかできる。このため、データ線のピッチ(
間隔)に合わせて単位切換回路、状態設定手段及び保持
回路を形成することができろ。こnにより、メモリの小
形化を図ることがiJ能になるという効果が得られる。
(7) 伝送ラインの電位を固だするために、その伝送
ラインと所定の電位点との間に設けらnたMOSFET
>X、その伝送ラインがfM号を伝えるとき。
ラインと所定の電位点との間に設けらnたMOSFET
>X、その伝送ラインがfM号を伝えるとき。
オフ状態にされるため、このMOSFETを介して電流
が流れるのを防止工ろことができる。これによりメモリ
の低消費電力化を図ることができろという効果が得られ
る。
が流れるのを防止工ろことができる。これによりメモリ
の低消費電力化を図ることができろという効果が得られ
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で柿々変史用
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で柿々変史用
能であることはいうまでもない。
例えば上記実施例では不良ビットを含む正規のメモリ列
を切換回路によって予備の冗長メモリ列と置き換えるよ
51Cしているが、不良ビットを含むメモリ行を予備の
メモリ行と煮き換えるようにすることもできる。ま1こ
、2列(行)以上の冗長メモリ列(行)を設は切り換え
を行なう場合にも適用可能である。
を切換回路によって予備の冗長メモリ列と置き換えるよ
51Cしているが、不良ビットを含むメモリ行を予備の
メモリ行と煮き換えるようにすることもできる。ま1こ
、2列(行)以上の冗長メモリ列(行)を設は切り換え
を行なう場合にも適用可能である。
以上の説明では主として本発明者によってなさnた発明
を、その背景となった利用分野であるスタティックR,
A Mにおける冗長(ロ)路の切換技術に適用した場合
について説明したか、それに限定されろものではなく、
ダイナミックRAM−?EFROM等の半導体記憶装置
はもちろん二つの伝送ラインの切換技術一般にも適用で
きる。
を、その背景となった利用分野であるスタティックR,
A Mにおける冗長(ロ)路の切換技術に適用した場合
について説明したか、それに限定されろものではなく、
ダイナミックRAM−?EFROM等の半導体記憶装置
はもちろん二つの伝送ラインの切換技術一般にも適用で
きる。
第1図は本発明者が考えたスタティックRAMにおける
冗長回路の切換回路の一例を示す回路図、第2図は本発
明の一実施例であるスタティックRAMの一例を示すブ
ロックjj17成図。 第3図E工本発明をメモリの冗長回路の切換回路に適用
した場合の一実施例をボ丁回路図、第4図は保持回路に
おけるfば号のタイミングを示すタイミングチャートで
ある。 1・・・状態設定手段、11・・・メモリアレイ、12
・・・冗長メモリ列、16・・・Yデコーダ[回路、1
6a・・・単位デコーダ、17・・・ライン切換回路、
17a・・・単位切換回路、17b・・・保持回路、1
8a・・・カラムスイツナ、22・・・冗長カラムスイ
ッチ、L+・・・正規の伝送ライン、L2・・・冗長用
共通伝送ライン、Ql 、Q、・・トランスファゲート
(MOSFET)、Q3 、Q4 、Q5 ・・〉イ
ノテ(MOSFET)、P・・プログラム素子。
冗長回路の切換回路の一例を示す回路図、第2図は本発
明の一実施例であるスタティックRAMの一例を示すブ
ロックjj17成図。 第3図E工本発明をメモリの冗長回路の切換回路に適用
した場合の一実施例をボ丁回路図、第4図は保持回路に
おけるfば号のタイミングを示すタイミングチャートで
ある。 1・・・状態設定手段、11・・・メモリアレイ、12
・・・冗長メモリ列、16・・・Yデコーダ[回路、1
6a・・・単位デコーダ、17・・・ライン切換回路、
17a・・・単位切換回路、17b・・・保持回路、1
8a・・・カラムスイツナ、22・・・冗長カラムスイ
ッチ、L+・・・正規の伝送ライン、L2・・・冗長用
共通伝送ライン、Ql 、Q、・・トランスファゲート
(MOSFET)、Q3 、Q4 、Q5 ・・〉イ
ノテ(MOSFET)、P・・プログラム素子。
Claims (1)
- 【特許請求の範囲】 1、二つの伝送ラインに適当な切換信号によって互いに
相補的に開もしくは閉状態にされる一対のトランスファ
ゲートを設けるとともに、一方の伝送ラインには上記切
換信号によってオンもしくはオフ状態にされて該伝送ラ
インのレベルを固定可能なスイッチを設け、また他方の
伝送ラインには上記一方の伝送ラインのレベルに応じて
オン、オフ動作されて該伝送ラインのレベルを固定可能
なスイッチを設けてなることを特徴とするライン切換回
路。 2、上記一方の伝送ラインには、伝送されるべき信号に
基づいてオン、オフ動作されて該伝送ラインのレベルを
固定可能なスイッチが設けられてなることを特徴とする
特許請求の範囲第1項記載のライン切換回路。 3、上記他方の伝送ラインの終端には、該伝送ラインの
レベルを安定に保持するための保持回路が設けられてな
ることを特徴とする特許請求の範囲第1項もしくは82
項記載のライン切換回路。 4、アドレスデコーダと、二つの伝送ラインに適当な切
換信号によって互いに相補的に開もしくは閉状態にされ
る一対のトランスファゲートを設けるとともに、一方の
伝送ラインには上記切換信号によってオンもしくはオフ
状態にされて該伝送ラインのレベル乞固定可能なスイッ
チを設け、また他方の伝送ラインには上記一方の伝送ラ
インのレベルに応じてオン、オフ動作されて該伝送ライ
ンのレベ/l/を固定可能なスイッチを設けてなるライ
ン切換回路と、上記ライン切換回路における一方のトラ
ンスフアゲ−トラ介して、上記一方の伝送ラインに伝え
られた上記アドレスデコーダからの選択信号によって選
択される複数の第1メモリセルと、上記ライン切換回路
における他方のトランスフアゲ−トラ介して、上記他方
の伝送ラインに伝えられた上記アドレスデコーダからの
選択信号によって選択される複数の第2メモリセルとを
含むことを特徴とする半導体記憶装置。 5.上記一方の伝送ラインには、伝送されるべき選択信
号に基づいてオン、オフ動作されて該伝送ラインのレベ
ルを固定可能なスイッチが設けられてなることを特徴と
する特許請求の範囲第4項記載の半導体記憶装置。 6、上記他方の伝送ラインの終端には、該伝送ラインの
レベルを安定に保持するための保持回路が設けられてな
ることビtPj徴とする特許請求の範囲第4項もしくは
第5項記載の半導体記憶装置。 7、上記複数の第1メモリセル又は第2メモリセルは、
正規のメモリセルであり、上記複数の第2メモリセル又
は第1メモリセルは、予備の冗長のメモリセルであるこ
と乞特徴とする特許請求の範囲第4項記載の半導体記憶
装置。 8、上記切換信号は、冗長のメモリセルな選択するか否
かのプログラムが行なわれるプログラム素子を含む状態
設定回路から出方されることを特徴とする特許請求の範
囲第7項記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58199022A JPS6093700A (ja) | 1983-10-26 | 1983-10-26 | ライン切換回路およびそれを用いた半導体記憶装置 |
US06/640,508 US4641285A (en) | 1983-10-26 | 1984-08-13 | Line change-over circuit and semiconductor memory using the same |
KR1019840006643A KR930000760B1 (ko) | 1983-10-26 | 1984-10-25 | 라인 전환 회로 및 그를 사용한 반도체 메모리 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58199022A JPS6093700A (ja) | 1983-10-26 | 1983-10-26 | ライン切換回路およびそれを用いた半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6093700A true JPS6093700A (ja) | 1985-05-25 |
Family
ID=16400815
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58199022A Pending JPS6093700A (ja) | 1983-10-26 | 1983-10-26 | ライン切換回路およびそれを用いた半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4641285A (ja) |
JP (1) | JPS6093700A (ja) |
KR (1) | KR930000760B1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0638318B2 (ja) * | 1985-02-15 | 1994-05-18 | 株式会社リコー | Epromの書込み方法 |
JPS632351A (ja) * | 1986-06-20 | 1988-01-07 | Sharp Corp | 半導体装置 |
JPS63220500A (ja) * | 1987-03-09 | 1988-09-13 | Mitsubishi Electric Corp | 半導体記憶装置の冗長回路 |
US4806793A (en) * | 1987-10-02 | 1989-02-21 | Motorola, Inc. | Signature circuit responsive to an input signal |
US4899067A (en) * | 1988-07-22 | 1990-02-06 | Altera Corporation | Programmable logic devices with spare circuits for use in replacing defective circuits |
JP2837433B2 (ja) * | 1989-06-05 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置における不良ビット救済回路 |
US5471427A (en) * | 1989-06-05 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Circuit for repairing defective bit in semiconductor memory device and repairing method |
US5038368A (en) * | 1990-02-02 | 1991-08-06 | David Sarnoff Research Center, Inc. | Redundancy control circuit employed with various digital logic systems including shift registers |
US6219113B1 (en) * | 1996-12-17 | 2001-04-17 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for driving an active matrix display panel |
US6091258A (en) * | 1997-02-05 | 2000-07-18 | Altera Corporation | Redundancy circuitry for logic circuits |
US6034536A (en) * | 1997-02-05 | 2000-03-07 | Altera Corporation | Redundancy circuitry for logic circuits |
WO1998053401A1 (en) | 1997-05-23 | 1998-11-26 | Altera Corporation | Redundancy circuitry for programmable logic devices with interleaved input circuits |
US6201404B1 (en) | 1998-07-14 | 2001-03-13 | Altera Corporation | Programmable logic device with redundant circuitry |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4434479A (en) * | 1981-11-02 | 1984-02-28 | Mcdonnell Douglas Corporation | Nonvolatile memory sensing system |
-
1983
- 1983-10-26 JP JP58199022A patent/JPS6093700A/ja active Pending
-
1984
- 1984-08-13 US US06/640,508 patent/US4641285A/en not_active Expired - Fee Related
- 1984-10-25 KR KR1019840006643A patent/KR930000760B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US4641285A (en) | 1987-02-03 |
KR930000760B1 (ko) | 1993-02-01 |
KR850003045A (ko) | 1985-05-28 |
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