JPS6093700A - ライン切換回路およびそれを用いた半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ライン切換技術さらには半導体集積回路に
適用して有効なライン切換技術及びそれを用いた半導体
記憶装置に関するものである。

〔背景技術〕

ＲＡＭ（ランダム・アクセス・メモリ）のような半導体
記憶装置においては、メモリアレイの大容量化が進むに
従って、不良ビットによる歩留まりの低下が問題になっ
て来ている。そこで、メモリアレイ内の不良ビラトラ含
む列または行を、別々に用意された予備のメモリ列また
はメモリ行と置き換えて不良ビットを救済する冗長回路
を設け、歩留まりの向上を図るようにすることが提案さ
れている。

不発明省は、そのような冗長回路のラインと正規のライ
ンとを切り換えるライン切換回路として、第１図に示す
ような回路を考えた。すなわち、例えは１図のように電
源電圧■。Ｃと回路の接地電位との間に直列接続された
ヒユーズ集子Ｆと抵抗Ｒとにより構成され、ヒーーズ素
子Ｆヶ溶断することによってプログラム可能な状態設定
手段１からのプログラム信号Ｓによって、互に相補的に
オンもしくはオフ状態される一対のＮチャンネル形とＰ
チャンネル形のＭＯ８ＦＥＴＱ、、Ｑ２夕、Ｙデコーダ
２からの選択信号φ、を選択的に転送するトランスファ
ゲートとして使用し、メモリアレイ内に不良ビットがあ
っ７”ＣＨＡ合、メモリ列ごとに設けられている状態設
定手段１のうち、不良ビントン含むメモリ列に対応され
た状態設定回路１のヒユーズＦを切断することによりプ
ログラムを行なう。これによって、プログラムされた状
態設定手段１の出力レベル（プログラム信号Ｓ）を固定
して、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　＋　をオフさせ、Ｑ
２をオンさせる。そして、Ｙデコーダ２から出力された
選択信号φｙを、不良ビラトラ含む正規のメモリ列のデ
ータ緋を共通データ組に接続させるためのカラムスイッ
チ側に伝えないで、予備の冗長メモリ列を選択する冗長
用カラムスイッチに伝え、不良ビラトラ含む正規のメモ
リ列の代わりに冗長メモリ列を選択させるというもので
ある。

しかるに、単に状態設定手段１によって相補的にオン、
オフ状態にさせられる一対のトランスファＭＯ８ＦＥＴ
ＱＩ　、Ｑ２　によって、Ｙデコーダからの選択信号φ
　が伝送されるラインの切換え馨行なうようにすると、
状態設定手段１からのプログラム信号Ｓによってカント
オフされた側のライン（配勝）がフローティング状態に
される。つまり、第１図において不良ピノ）Ｙ含むメモ
リ列を予備の冗長メモリ列と切り換えるため、例えば、
Ｎチャンネル形ＭＯ８ＦＥＴＱ、がオフされ、Ｐチャン
ネル形ＭＯ８ＦＥＴＱ２がオンされるように、状態設定
手段１をプログラムした場合を考えろと、ＭＯ８ＦＥＴ
Ｑ、がカットオフされることにより、ノードＡがフロー
ティング状態にされる。

その結果、このノードＡに寄生する配線の浮遊容量等を
介して、電源電圧とのカンプリング等によリノードＡの
電位が瞬間的に押し上げられて、誤まって不良ビットを
含むメモリ列のカラムスイッチがオンされる等の誤動作
が生じ易いことに気付０た。

そこで、第１図に示すように、正規のラインおよび予備
の冗長側のラインと回路の接地電位との間にそれぞれ、
選択信号φアが入って来たときに影響を与えないような
高抵抗Ｒ，，Ｒ２７介挿して、そのライン上のＭＯ８Ｉ
”ＥＴＱ、　もしくはＱ２がカットオフされたときライ
ンを回路の接地電位に強制的に固定することン考えた・
しかしこのような高抵抗Ｒ，，Ｒ，ケ接続しても、瞬間
的な電源変動等のノイズによる各ラインの電圧の浮き上
がり乞防止するには不充分であることが分かった。

あるいは図中Ｑ３で示すようなスイッチｋｉ　ＯＳ　Ｆ
ＥＴを各伝送ラインと回路の接地電位点との間に接続さ
せ、状態設定手段１におけるプログラム状態に応じてこ
のスイッチＭＯ８ＦＥ’ｆ”ＱｓＹオンさせて、そのラ
インのレベルを強制的に回路の接地電位に落としてやる
ことも考えたが、このような方法では、このスイッチＭ
ＯＳ　Ｆ　Ｅ　ＴＱｓのオン、オフ状態を設定するため
の状態設定手段が、予備の冗長メモリ列に切り換えるた
めの上記状態設定手段１とは別個に必要となる。しかる
に、このような状態設定手段の数が増え、プログラムす
べぎ箇所が増加することは、プログラム（ヒ−ズ素子の
溶断等）の不確実性等の原因から歩留まりｔ低下させる
という不都合があることが分かった。

〔発明の目的〕

この発明の目的は、誤動作の少ないライン切換技術を提
供することにある。

この発明の他の目的は、　′ｆＡ動作の少ない半導体記
憶装置を提供することにある。

この発明の他の目的は１歩留の高い半導体記憶装置を提
供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添伺図面からあきらかになるであ
ろ５゜ 〔発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、冗長回路を備えた半導体記憶装置において、
正規のメモリ列（行）への選択信号の伝送ラインおよび
予備の冗長メモリ列（行）への伝送ラインの途中に、適
当な切換信号によって相補的に開もしくは閉状態にされ
る一対のトランスフアゲ−トラ設けるとともに、正規の
伝送ラインには上記切換信号によってオン、オフされて
該伝送ラインのレベルを固定可能なスイッチを、また、
冗長側の伝送ラインには上記正規の伝送ラインのレベル
に応じてオン、オフされて該伝送ラインのレベルビ固定
可能なスイッチを設けることによって、少なくともメモ
リ選択時には自動的に信号が伝送されない側のラインに
接続されたスイッチがオンされてチャージが抜かれ、レ
ベルが固定されるようにする。これによって上記切換信
号の発生源とは別個に伝送ラインのチャージを抜くため
のスイッチの制御信号を発生させる状態設定手段等を設
けることなく、信号が伝送されない側のラインのフロー
ティングによる誤動作を防止し、メモリチップの歩留ま
りｔ向上させるという上記目的を達成するものである。

〔実施例〕

第２図〜第４図には本発明Ｙ　ＣＭ　ＯＳスタティック
ＲＡＭに適用した場合の一実施例が示されている。

先ず、第２図のブロック図を用いてスタティックＲＡＭ
の概略構成を説明する。第２図には、−例として、Ｙア
ドレスによって選択されるメモリアレイ１１内の不良ビ
ラトラ含むメモリ列を、メモリアレイ１１とは別個に設
けられた予備の冗長メモリ列１２と置き換えろようにし
たものが示されている。

なお、点畷で囲まれた各回路ブロックは周知の半導体集
積回路技術によって、１つの半導体基板に形成されてい
る。

外部から供給されるＹ系のアドレス信号Ａｘ工とＹ系の
アドレス信号Ａｙｊは、それぞれＸアドレスバッファ１
３とＹアドレスバッファ１４に入力すれて内部回路に応
じた適当なレベルに変換され、アドレスＡｘ１．ＡｙＪ
に対応した真レベルの内部アドレス信号″ａ−，ａ　・
と偽レベルの内部アドレスＸｔ　）＃ 信号１−１ｒが形成され出力される。言い換えｘｌ　ｙ
Ｊ るならば、内部アドレス信号ａ・、ａ・は、それｘ＋　
Ｙ３ ぞれ対応するアドレス信号Ａｘ　ｉ＋　Ａｙ　ｊと同位
相の信号であり、内部アドレス信号ａ　ｘ　ｉ　＋　ａ
　ｙ　ｓは、それぞれ対応するアドレス信号Ａｘ、　、
　Ａ、ｙｊの位相反転された信号である。なお、アドレ
ス信号Ａｘｉ。

Ａｙｊは、それぞれ複数のアドレス信号によって構成さ
れているが、同図では、図面を簡単にするために、それ
ぞれ１つの信号として示されている。

内部信号（内部相補アドレス信号）ａｘｉ１石言はＸデ
コーダ回路１５に供給さ几、Ｘデコーダ回路１５によっ
てメモリアレイ１１内の対応する一本のワード線が選択
レベルにされる。丁なわち、そのときのアドレス信号Ａ
ｘ１によって決まる一本のワード勝が選択レベルにされ
る。内部信号ａ・Ｊ ｑはＸデコーダ回路１６に供給され適当な選択信号φア
が形成される。この選択信号ψアはライン切換回路１７
を通ってメモリアレイ１１内の各メモリ列の一対の相補
データ緋ごとに設けられているカラムスイッチによって
構成されたカラムスイッチ群１８に供給され、アドレス
Ａｙｊに対応した一対の相補データ線がコモンデータｉ
ｃＤ、ＣＤに接続される。すると、Ｘデコーダ回路１４
によって選択レベルにされているワード線に接続された
メモリセルのデータがコモンデータ１ｌｌｃＤ、　ＣＤ
を通って読出し回路１９に送らｉｌて増幅され、Ｉ１０
端子を介して読み出される。もしくは、Ｉ１０端子を介
して書き込みデータが沓ぎ込み回路２０に伝えられ、書
込み回路２０から出力されたデータがコモンデータ線Ｃ
Ｄ、ＣＤＹ通って選択されたメモリセルに書き込まれる
ようにされている。

なお、特に制限されないか、上記読み出し回路１９と書
き込み回路２００′ｉ、図示されていない制御信号によ
って相補的に動作させられる。

この実施例では、各メモリ列に対応した数だけ状態設定
回路１が設けられており、これらにより構成された設定
回路２１からの信号によって上記ライン切換回路１７の
切換状態が設定されるようになっている。つまり、不良
ビン）Ｙ含むメモリ列に対応する状態設定回路のプログ
ラム素子を処理することによって、ライン切換回路１７
内の状態ン切り換え、不良ビットを含むメモリ列を選択
させるような選択信号φアがＸデコーダ回路１６から出
力されると、その信号はライン切換回路１７によって正
規のカラムスイッチではなく予備の冗長メモリ列１２に
設けられた冗長カラムスイッチ２２に供給され、これを
オンさせる。すると、不良ビラトラ含む正規のメモリ列
に代わって、冗長メモリ列１２の相補データ緋がコモン
データ線ＣＤ、ＣＤに接続されて、冗長メモリ列１２に
対してデータの読出し、書込みが行なわれるようになる
。

第３図は上記ライン切換回路１７の一実施例を示す回路
図である。

特に制限されないが、同図における主な回路は、半導体
基板上における実際のレイアワトに合わせて描かれてい
る。但し、次に述べる各単位切換回路、状態設定手段及
び保持回路は、図面乞見やすくするために、すこし大ぎ
く描かれている。

上記ライン切換回路１７はメモリアレイ１１内の各メモ
リ列に対応して設けられた単位切換回路１７ａと、冗長
カラムスイッチ２２の状態を決定し保持する保持回路１
７ｂとにより構成されている。そして、この保持回路１
７ｂと上記各単位切換回路１７ａとは一本の共通の冗長
用共通伝送ラインＬ２によって接続されている。つまり
、各単位切換回路１７ａは冗長側への切換えが行なわれ
ると、共通伝送ラインＬ２Ｙ通してＸデコーダ回路１６
から出力された選択信号φｙ（この実施例ではその反転
信号）を保持回路１７ｂへ送り、冗長カラムスィッチ２
２馨動作させるようになっている。

各単位切換回路１７ａには、それぞれ後で述べるような
状態設定手段１が設けられている。上記各単位切換回路
１７ａは、第３図に一つだけ代表的に詳しく示されてい
るように、Ｘデコーダ回路１６を構成するＮＡＮＤゲー
ト回路あるいはＮ。

Ｒゲート回路等の単位デコーダ１６ａから出力された選
択信号φｙＹ反転するインバータ２３の出力信号φｙ’
（ｆｆ正規のメモリ列もしくは予備の冗長メモリ列へ伝
えるべく設けられ１こ正規の伝送ラインＬ１と冗長側の
共通伝送ラインＬ、に結合される。上記正規の伝送ライ
ンＬ１と冗長側の共通伝送ラインＬ２につながるライン
には、特に制限されないが、例えはレーザーアニールに
よる低抵抗化可能な高抵抗素子等のプログラム素子Ｐと
抵抗素子Ｒとからなる状態設定手段１における設定電位
（切換信号）によって互いに相補的に開もしくは閉状態
にされるトランスフアゲ−トラ構成するＰチャンネル形
ＭＯ８ＦＥＴＱＩ　とＮチャンネル形ＭＯ８ＦＥＴＱ２
が設げられている。

そして、上記正規の伝送ラインＬ１と回路の接地点との
間には状態設定手段１の設定電位によってオンもしくは
オフ状態にされるスイッチＭＯ８ＦＥＴＱ、が設けられ
、また上記冗長側の共通伝送ラインＬ、につながるライ
ンと回路の接地点との間には、正規の伝送ラインＬ、の
電位に応じてオンもしくはオフ状態にされるスイッチＭ
Ｏ８ＦＥ　Ｔ　Ｑ　４が設けられている。特に制限され
ないが、この実施例では、状態設定手段１における設定
電位によってトランスファゲートとしての上記ＭＯ８Ｆ
ＥＴＱ、がカットオフ状態にされるとぎにＭＯ８ＦＥＴ
Ｑ、がオンされるようにするため、スイッチＱ、として
Ｎチャンネル形のＭＯＳＦＥＴが用いられている。一方
、スイッチＱ４は伝送ラインＬ１の電位がハイレベルに
されるとオン状態になるようにするため、Ｎチャンネル
形のＭＯＳＦＥＴが用いられている。

更に、正規の伝送ラインＬ、と回路の接地点との間には
、前記単位デコーダ１６ａから出力される選択信号φア
によってオン、オフ制御されるスイッチＭ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　ａが上記ＭＯ８ＦＥＴＱ。

と並列に設けられている。このスイッチＱ！Ｉは選択信
号可が非選択レベル（この実施例では）゛イレベル）に
されたとぎオンされるようにするため、Ｎチャンネル形
のＭ　ＯＳ　Ｆ　Ｅ　Ｔが用いられている。

すなわち、デコーダからの選択信号により非選択状態に
さ−れるべぎメモリ列が、ノ・１ズ等によってその伝送
ラインＬ、の電位が上昇することによって、不所望に選
択されるのを防止するために、ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
、によってそのラインＬ１の電位が回路の接地電位にな
るようにされている。

これにより、この実施例においては、不良ビノトヲ含む
正規のメモリ列を予備の冗長メモリ列に切り換えるには
、不良ビンＨ−含むメモリ列に対応された状態設定手段
１内のプログラム素子Ｐをレーザーアニールによって低
抵抗化してやればよい。すると、状態設定手段１０ノー
ドｎ１の電位は、低抵抗化されたプログラム素子Ｐと抵
抗Ｈの抵抗比で電源電圧■ｃｏヲ分割したようなハイレ
ベルの電位にされる。そのため、トランスファゲートと
してのＭＯ８ＦＥＴＱ、がカットオフされ、Ｑ２がオン
状態にされる。これによって、単位デコーダ１６ａから
出力される選択信号ηに反にするインバータ２３の出力
信号φ　は正規の伝送ラインＬ、ではなく冗長側の共通
伝送ラインＬ２を通って保持回路１７ｂへ送られるよう
になる。

しかも、このとぎ、スイッチＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ
　３は状態設定手段１の設定電位（ハイレベル）によっ
てオン状態にされるため−Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ５
のオン、オフに関わりなく、ノードｎ２のチャージが抜
かれ伝送ラインＬ、は強制的に回路の接地レベルに引き
下げられ、フローティング状態になるのが防止される。

またこのとぎ、スイッチＭＯ３ＦＥＴＱ４はグランドレ
ベル（回路の接地電位）に固定された伝送ラインＬ１の
電位によってオフ状態にされるため、共通伝送ラインＬ
２上の信号に影響を与えることはない。

以　下　余　白 一方、第３図において、正規伝送ラインＬ１によって選
択信号φ、が送られて選択状態にさせられるメモリ列が
不良ピントを有していフヨいため状態設定手段１内のプ
ログラム素子Ｐがそのままにされていると、プログラム
素子Ｐが高い抵抗値を有しているので、ノードｎ、の電
位はロウレベルにされる。そのため、トランスファゲー
トとしての１ｌｖｉＯＳ　Ｆ　Ｅ　１’Ｑ＋がオン状態
にされ、Ｑ２がオフ状態にされろうこれによって、イン
バータ２３の出力信号φ、はＭｏ５ＦＥＴＱ、から正規
の伝送ラインＬ１を通ってカラムスイッチ１８ａに送ら
れ、正規のメモリ列が選択されるようになる。

このとき、ＭＱＳＦＥＴＱ３は状態設定手段１の設定電
位（ロウレベル）によってオフ状態にされ、またＭＯＳ
　Ｆ　Ｅ　ＴＱｉ　も忍択時にはロウレベルになる選択
信号φ、によってカットオフされるため、伝送ラインＬ
、上の信号に形容を与えることはない。しかるに、選択
時には、インバータ２３の出力信号φアによって伝送ラ
イン上１上のノードｎ。

の電位はハイレベルにされるため、スイッチＭＯ８ＦＥ
ＴＱ４がオンされる。これによってノードｎ、のチャー
ジが抜かれ、冗長側の共通伝送ラインＬ２は強制的にグ
ランドレベル（回路の接地電位）に引き下げられ、フロ
ーティング状態になるのが防止される。

なお、デコーダ１６からの選択信号によって非選択状態
にされており、対応する状態設定手段からロウレベルの
切換信号が供給されているメモリ列については、そのメ
モリ列を非選択状態にするためＶこハイレベルの選択信
号φアが単位切換回路に供給されている。このため、そ
の単位切換回路におけるＭｏ５ＦＥＴＱＢがオン状態に
されているので、ラインＬ、は回路の接地電位にされる
。

従って、非選択状態であるべきメモリ列が不所望に選択
されるのを防ぐことができる。

冗長側の共通伝送ラインＬ２には、各メモリ列に対応し
て設けられている上記と同じ構成の単位切換回路１７ａ
内のノードｎ、がそれぞれ接続されており、不良ビット
を含むメモリ列に対応した状態設定手段１を一つだけプ
ログラムすることにより正規の伝送ラインＬ１から冗長
側の共通伝送ラインＬ２への切換えが行なわれるように
なっている。

次に、上記伝送ラインＬ２ｖｃＱ９．けられている前記
保持回路１７ｂの実施例について説明する。特に制限さ
れないが、この実施例においては、共通伝送ラインＬ２
の−〆Ｔ４に保持回路１７ｂが設けられている。

この保持回路１７ｂば、共通伝送ラインＬ２の終端のノ
ードｎ４Ｖｃゲート端子が接続されたＭＱＳＦＥＴＱ６
　とＱ７　とからなるＣ　Ｍ　ＯＳインバータ２５と、
上記ノードｎ４と回路の接地点との間に接続されそのゲ
ートに上記インバータ２５の出力ノードｎ、が接続され
たｈｉ　Ｑ　ＳＦ　Ｂ　Ｔ　Ｑ　８　とによって一種の
フリップフロップ回路に構成されている。

しかもこの場合、フリップ回路を！：ｌ成する一方Ｍ　
（）　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　８の素子寸法ＣＷ　／　Ｌ
比）を小さくして前記インパーク２３を構成するＭＱＳ
ＦＥＴＱ、およびトランスファゲートを青酸するＭＱＳ
ＦＥＴＱ２のオン抵抗に比べて大きなオン抵抗を有する
ように設計されている。

従って、この保持回路１７ｂは、通常はノードｎ４がロ
ウレベルになるような状態で安定しており、冗長メモリ
列への切換えが行なわれるようにプログラムがされると
、そのようなプログラムがなされた状態設定手段１に対
応するライン切換回路１７ａから、選択信号φ、が入っ
て来たときに、フリップフロップが反転して、次段のイ
ンバータ２６によって冗長カラムスイッチ２２がオンさ
れて冗長メモリ列１２が選択されるようになる。すなわ
ち、電源投入時に、電源電圧■。０が上昇するのに伴な
ってインバータ２５−の出力ノードｎ、のレベルが徐々
に上がって行くと、Ｍｏ５ＦＥＴＱ８がしだいに強くオ
ンされてノードｎ４０レベルが下カリ、インバータ２５
０ロジツクシユレツシヨールドよりも小さくなった時点
で、ノードｎ４はロウレベル（グランドレベル）に％マ
タインバータ２５の出力ノードｎ、はハイレベル（■ｃ
ｏレベル）に固定されて安定な状態になる。つまり、電
源投入時に電源が上昇すると自動的に冗長メモリ列を非
選択にするようにラッチがかかる。しかして、メモＩＪ
　Ｊ択時に冗長側への切換えがなされた切換回路１７ａ
内のトランスファゲート（Ｑ２）を通して選択信号行が
入って来ると、オン状態ＩＣサｉｔ、テイルＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ９−　Ｑ２−　Ｑａを経由して電流が流
される。このとき、Ｍ　Ｑ　Ｓ　Ｆ　Ｅ　ＴＱ８はオン
抵抗が他のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ａ　、Ｑ　２よ
りも大きくなるように設定されているので、ノードｎ４
の電位は、こｎらのＭＱ　Ｓ　Ｆ　Ｅ　Ｔのオン抵抗の
比で電源電圧を分割したような比較的高いレベル圧向か
って上昇する。この分割電位がインバータ２５のロジソ
クシュレッショールドよりも高くなるように設定されて
いるため、第４図に示すように、単位デコーダ１６ａか
ら出力される選択信号φ、がロウレベルに向かって変化
し、ノードｎ４の電位■ｎ４が徐々に上昇して行き、イ
ンバータ２５のロジックシュレノショールド■ｔｂより
も高くなった時点でフリップフロップが反転してノード
ｎ５の電位■ｎ５がロウレベルに変化される。

すると、ＭＱＳＦＥＴＱ８がカントオフされ、電流経路
が遮断されるとともえノードｎ、が■。Ｃレベルに近い
レベルになってフリップフロップが安定する。また、単
位デコーダ１６ａの出力（選択信号φ、）がハイレベル
に変化され、非選択状態になるとインバータ２３が反転
されて、Ｍ　Ｑ　Ｓ　ＦＥＴＱ２からＱ　１０の経路で
ノードｎ４のチャージが抜かｔてノードｎ４のレベルが
下がり、フリップフロップが反転してノードｎ、がハイ
レベルに−された状態に復帰して安定し、冗長カラムス
イッチ２２がオフされる。

しかも、上記ノードｎ４は、前述しＴこごとく正規のメ
モリ列が選択されるとき、正規の伝送ラインＬ１がハイ
レベルにされてスイッチＭＯ８ＦＥＴＱ４がオンされる
ことにより自動的にチャージが抜かれ、ロウレベルに固
定される。そのため、正規のメモリ列の選択時にノード
ｎ、がフローティング状態になって電源とのカンブリン
グでその電位が浮き上がり、誤まって冗長メモリ列が選
択されるのを防止することができ、正規のメモリ列と冗
長メモリが同時に選択される状態は生じない。

上記実施例では、保持回路１７ｂが３個のＭＱＳＦＥＴ
Ｑ、〜Ｑ８からなるフリップフロップによって構成され
ているが、ノードｎ４と電源電圧ｖｏｃとの間にインバ
ータ２５の出力ノードｎ、の電位をゲートに受けるよう
にされたＰチャンネル形ＭＱＳＦＥＴを付加してなる通
常の４緊子構成のフリップフロップを用いて構成するこ
とも可能である。この場合、電源投入時にインバータ２
５の出力ノードｎ、の′電位がハイレベルになって安定
されるように予め回路を構成する素子の定数を設定して
おく必要があるっ さらに、上記保持回路１７ｂは必ずしも設ける必要がな
いとともに、保持回路１７ｂの代わりに各単位切換回路
１７ａごとに、単位デコーダからの選択信号φ　もしく
はその反転信号φ、によつてオン−オフさｎるスイッチ
Ｍ　ＯＳ　Ｆ’　Ｅ　Ｔを、共通伝送ラインＬ２と回路
の接地電位点との間に設け、選択信号φアがハイレベル
にされるメモリ非選択時にオンさせて共通伝送ラインＬ
２のレベルをグランドに固定し、フ四−テイングによる
冗長メモリ列の誤動作を防上させるようにしてもよい。

ただし、上記実施例のようにＪ〈・（口伝送ラインＬ。

の終端に保持回路１７ｂを一つだけ設けるようにした方
が、各切換回路１７ａごとにスイッチＭＯ８Ｆ　ｇ　Ｔ
を設ける場合よりも配線が少なくて済みレイアウト上も
有利である。

なお、上記実施例では、トランスファゲートを構成する
ＭＱＳＦＥＴＱ、をＰチャンネル形にし、ＭＱＳＦＥＴ
Ｑ２をＮチャンネル形にしているが、逆の構成であって
もよいことは勿論である。また、各伝送ライン上のチャ
ージを非３択時に抜いてやるために設しナたスイッチＭ
ＱＳＰ　Ｅ’ｒＱｓ〜Ｑ。

としてＮチャンネル形のものを用いているが、これに限
定されるものではなく、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ
〜Ｑ５　としてＰチャンネル形のものを用いることもで
きる。

また、実施例ではメモリの非選択時に正規の伝送ライン
Ｌ、のレベルをグランドに固定してフローティング状態
になるのを防止するためのスイツチＭＱＳＦＥＴＱ５が
設けられているが、少なくともメモリの選択時に誤まっ
たメモリ列が選択されないようにすれば、かなりの誤動
作が防止できるので、Ｍ□５ＦＥＴＱ、は必ずしも設け
る必要はなく、省略することも可能である。しかも、実
施例では、Ｙデコーダ１６の出力（選択信号φ、）を反
転するインバータ２３を設け、このインバータ２３の出
力なカラムスイッチ１８ａに伝えるようにしているが、
インバータ２３を設けないでＹデコーダ１６の出力をト
ランスファゲートを通して直接カラムスイッチ１８ａに
伝えるようにしてもよい。また、正規の伝送ラインＬ、
の終端にインバータを一段もしくは二段接続して、イン
バータによってカラムスイッチ１８ａをオン、オフさせ
るようにしてもよ℃・。

さらに、上記実施例では、状態設定手段１におけるプロ
グラム素子としてレーザーアニールによる低抵抗化可能
な抵抗素子が用いられているが、第１図のものと同碌に
プログラム素子としてレーザーもしくは電流によって溶
断可能なヒユーズ素子を用いるようにしてもよいことは
勿論である−また、上述した実施例とは反対に、状態設
定手段からの切換信号によってラインの電位を固定する
ＭＯ８ＦＥＴＱｓを上記共通ラインＬ２と回路の接地電
位点との間に設け、一方のラインの電位に応じて他方の
ラインの電位を固定するＭＯ８ＦＥＴＱ４を上記ライン
Ｌ１　と回路の接地電位点との間に設け、そのゲートを
上記共通ラインＬ２に接続させるようにしてもよい。こ
の場合、例えば、上記ＭＯ８ＦＢＴＱ、は、Ｐチャンネ
ル形ＭＯ８ＦＥＴとされ、上記ＭＯ３ＦＥＴＱ４は、Ｎ
チャンネル形ＭＯＳ　Ｆ　ＥＴとされる。

また、実施例ではＣＭＯ８溝成にされたスタティックＲ
ＡＭに適用したものについて説明したが、この発明はス
タティックＲＡ　ＭあるいはＣＭＯ８構成のメモリに限
定されるものではない。

なお、上記実施例において、メモリ列は同じ相補データ
線り。、　Ｄｏｖｃその入出力端子が結合された複数の
メモリセルによって構成されており、冗長メモリ列は、
相補データ線Ｄｒ、Ｄｒにその入出力端子が結合された
複数のメモリセルによって構成されている。但し、第３
図には、図面を簡単にするために、それぞれ１個のメモ
リセルのみが示されている。またメモリ行は、同じワー
ド線Ｗにその選択端子が結合された複数のメモリセルに
よって構成されている。但し、図面を簡単にするために
、１行のメモリ行のみが第３図には示されている。

カラムスイッチ１８ａは、Ｎチャンネル形ＭＯ８ＦＥ’
ｒＱ８によって構成されているものとして。

今まで説明してきたが、Ｐチャンネル形ＭＱＳＦＢＴに
よって構成してもよい。

〔効　果〕

（１）　ライン切換回路に、切換信号によって相補的に
動作する第１と第２のトランス７アグートと、上記第１
のトランスファゲートを介して信号カー供給される第１
の出力端子と、上記第２　（１’）　）ランスファゲー
トを介して上ｇＱｊＢ号が？ｊ（紹される第２の出力端
子と、上記切換１ぎ号によって制ＯＪさ１ｔ、上記第２
のトランスファゲートを介して債号カ１上記第２の出力
端子に供給さルるとき、上記第１の出力端子に所定の電
位を印加する第１のスイッチ素子と、上記第１のトラン
スファゲートを介して上記第１の出力端子に伝えら几た
（Ｆ３号が、所定の信号のとき、これに応答して上記第
２の出力端子に所定の電位を印加する第２のスイッチ素
子とを含んでいる。こｎにより、第２σ）トランスファ
ゲートを介して信号が第２の出力端子に伝えらｎるとき
、上記第１の出力端子のｔ位ｌＬ工、所定の値に固定さ
れ、上記第１のトランスファゲートを介して所定の信号
が第１の出力端子に伝えらルるときには、上記第２の出
力端子のａ位が、所定の値に固定さルる。このため、第
２の出力端子に信号か伝えらルているときに、上記第１
の出力端子にノイズなどが伝わっても、あるいは第１の
出力端子に所望の信号が伝えられているときに、上記第
２の出力端子にノイズなどが伝わっても、ノイズによる
上記第１の出力端子の電位変化ある（１は第２の出力端
子の電位変化を防ぐことかできる。すなわち、ノイズ等
が伝わっても、信号を出力して（・ない端子の電位が変
動するのを防ぐことができ、正確な信号を出力すること
ができるという効果か得られる。

（２）　正規のメモリ列への選択信号の伝送ラインおよ
び予備の冗長メモリ列への選択信号の伝送ラインに状態
設定手段等からの切換信号によって互し・に相補的に開
もしくは閉状態にさ几る一対のトランスファゲートを設
けるとともに、−万の（正規の又は冗長側の）伝送ライ
ンには上記切換（−ｇ号によってオンもしくはオフ状態
にされて該伝送ラインのレベルを固定可能なスイッチを
設け、また、他方の（冗長側の又は正規の）伝送ライン
には上記正規（又は冗長側）の伝送ラインのレベルに応
じてオン、オフ動作されて冗長用（又は正規用）伝送ラ
インのレベルを固定可能なスイッチを設けたので、正規
（又は冗長側）の伝送ラインは切換信号によってトラン
スファゲートが遮断されると必ずレベルが固定され、他
方の冗長用（又は正規用）伝送ラインは切換ｔａ号によ
ってトランスファゲートが遮断さｎると正規（又は冗長
用）の伝送ラインを１６号が通過するときに自動「コに
レベルが固定さ几るという作用により、ｆＭ号伝達時に
信号が伝送されない側のラインがフローティング状態に
なるのがρｊ止さｎ、これによってメモリの誤動作が防
止されるという効果があり。

【３す　正規のメモリ列への選択信号の伝送ラインおよ
び予備の冗長メモリ列への選択（８号の伝送ラインに状
態設定手段等からの切換信号によって互いに相補的に開
もしくは閉状態にされる一対のトランスファゲートを設
けるとともに、一方の（正規の又は冗長側の）伝送ライ
ンには上記切換信号によってオンもしくはオフ状態にさ
れて該伝送ラインのレベルを固定ｕＪ能なスイッチを設
け、また、他方の（冗長側の又は正規の）伝送ラインに
は上記正規（又は冗長側）の伝送ラインのレベルに応じ
てオン、オフ動作されて冗長用（又は正規用）伝送ライ
ンのレベルを固定Ｔｈ’Ｊ能なスイッチを設げたので、
正規（又は冗長）の伝送ラインは、切換信号によってト
ランスファゲートがｇ断さ几ると必ずレベルが固定され
、他方の冗長用（又は正規用）伝送ラインは切換１ぎ号
によってトランスファゲートが遮断されると正規（又は
冗長）の伝送ラインを信号が通過するときに自動的にレ
ベルが固定されろという作用により、伝送ラインの切換
のための信号を発生する状態設定手段とは別個に、遮断
された側のラインのレベルをＩ？＋ｆ　定すせるスイッ
チの状態を設定してやるための状？ｋ　＋’ｊ）（定手
段を設ける必要がなくなり、こｎによってプログラム箇
所を増加させることなく層号が伝送されない側の伝送ラ
インのフローティングを防止することができる。すなわ
ち、信相性の低いプログラムを減らすことができるため
、メモリの９Ｗｉまりを向上させることができるという
効果が得られる。

（４１正規の伝送ラインに、伝送さｎるべき信号に基づ
いてオン、オフ動作さ几て該伝送ラインを固定可能なス
イッチを設けたので、ｆ６号が伝送されない期間は正規
の伝送ラインのレベ′ルが強制的に固定されるという作
用により、非選択時のような信号の非伝送時における正
規の伝送ラインのフローティング状態が防止さｎ、メモ
リの誤動作などが防止されるという効果が得らｎる。

（５１冗長側の伝送ラインを共Ｊ１ｎにして、その共通
伝送ラインに、該伝送ラインのレベルを安定に保持する
ための保持回路を設けたので、ｔｉｉ投入時における該
伝送ラインのレベルが所定のレベルに固定されるととも
に、信号の伝送が終了すると該伝送ラインのレベルが保
持回路により自動的に初期のレベル状態に復帰さルると
いう作用により、冗長用の共通伝送ラインのフローティ
ング状態が確実に防止され、メモリの誤動作がＵｊ止さ
ｎるという効果が得らｎる。

（６）　比較量夕ない数のＭＯＳＦＥＴによって４ｆｆ
位切換回路及び保持回路を林成てることができ、しかも
プログラムする禦子が各車位切換回路当り１蘭ですむた
め、単位切換回路、状態設定手段及び保持回路を小さく
形成することかできる。このため、データ線のピッチ（
間隔）に合わせて単位切換回路、状態設定手段及び保持
回路を形成することができろ。こｎにより、メモリの小
形化を図ることがｉＪ能になるという効果が得られる。

（７）　伝送ラインの電位を固だするために、その伝送
ラインと所定の電位点との間に設けらｎたＭＯＳＦＥＴ
＞Ｘ、その伝送ラインがｆＭ号を伝えるとき。

オフ状態にされるため、このＭＯＳＦＥＴを介して電流
が流れるのを防止工ろことができる。これによりメモリ
の低消費電力化を図ることができろという効果が得られ
る。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で柿々変史用
能であることはいうまでもない。

例えば上記実施例では不良ビットを含む正規のメモリ列
を切換回路によって予備の冗長メモリ列と置き換えるよ
５１Ｃしているが、不良ビットを含むメモリ行を予備の
メモリ行と煮き換えるようにすることもできる。ま１こ
、２列（行）以上の冗長メモリ列（行）を設は切り換え
を行なう場合にも適用可能である。

〔利用分野〕

以上の説明では主として本発明者によってなさｎた発明
を、その背景となった利用分野であるスタティックＲ，
Ａ　Ｍにおける冗長（ロ）路の切換技術に適用した場合
について説明したか、それに限定されろものではなく、
ダイナミックＲＡＭ−？ＥＦＲＯＭ等の半導体記憶装置
はもちろん二つの伝送ラインの切換技術一般にも適用で
きる。

【図面の簡単な説明】

第１図は本発明者が考えたスタティックＲＡＭにおける
冗長回路の切換回路の一例を示す回路図、第２図は本発
明の一実施例であるスタティックＲＡＭの一例を示すブ
ロックｊｊ１７成図。 第３図Ｅ工本発明をメモリの冗長回路の切換回路に適用
した場合の一実施例をボ丁回路図、第４図は保持回路に
おけるｆば号のタイミングを示すタイミングチャートで
ある。 １・・・状態設定手段、１１・・・メモリアレイ、１２
・・・冗長メモリ列、１６・・・Ｙデコーダ［回路、１
６ａ・・・単位デコーダ、１７・・・ライン切換回路、
１７ａ・・・単位切換回路、１７ｂ・・・保持回路、１
８ａ・・・カラムスイツナ、２２・・・冗長カラムスイ
ッチ、Ｌ＋・・・正規の伝送ライン、Ｌ２・・・冗長用
共通伝送ライン、Ｑｌ　、Ｑ、・・トランスファゲート
（ＭＯＳＦＥＴ）、Ｑ３　、Ｑ４　、Ｑ５　・・〉イ　
ノテ（ＭＯＳＦＥＴ）、Ｐ・・プログラム素子。

Claims (1)

1. 【特許請求の範囲】 １、二つの伝送ラインに適当な切換信号によって互いに
   相補的に開もしくは閉状態にされる一対のトランスファ
   ゲートを設けるとともに、一方の伝送ラインには上記切
   換信号によってオンもしくはオフ状態にされて該伝送ラ
   インのレベルを固定可能なスイッチを設け、また他方の
   伝送ラインには上記一方の伝送ラインのレベルに応じて
   オン、オフ動作されて該伝送ラインのレベルを固定可能
   なスイッチを設けてなることを特徴とするライン切換回
   路。 ２、上記一方の伝送ラインには、伝送されるべき信号に
   基づいてオン、オフ動作されて該伝送ラインのレベルを
   固定可能なスイッチが設けられてなることを特徴とする
   特許請求の範囲第１項記載のライン切換回路。 ３、上記他方の伝送ラインの終端には、該伝送ラインの
   レベルを安定に保持するための保持回路が設けられてな
   ることを特徴とする特許請求の範囲第１項もしくは８２
   項記載のライン切換回路。 ４、アドレスデコーダと、二つの伝送ラインに適当な切
   換信号によって互いに相補的に開もしくは閉状態にされ
   る一対のトランスファゲートを設けるとともに、一方の
   伝送ラインには上記切換信号によってオンもしくはオフ
   状態にされて該伝送ラインのレベル乞固定可能なスイッ
   チを設け、また他方の伝送ラインには上記一方の伝送ラ
   インのレベルに応じてオン、オフ動作されて該伝送ライ
   ンのレベ／ｌ／を固定可能なスイッチを設けてなるライ
   ン切換回路と、上記ライン切換回路における一方のトラ
   ンスフアゲ−トラ介して、上記一方の伝送ラインに伝え
   られた上記アドレスデコーダからの選択信号によって選
   択される複数の第１メモリセルと、上記ライン切換回路
   における他方のトランスフアゲ−トラ介して、上記他方
   の伝送ラインに伝えられた上記アドレスデコーダからの
   選択信号によって選択される複数の第２メモリセルとを
   含むことを特徴とする半導体記憶装置。 ５．上記一方の伝送ラインには、伝送されるべき選択信
   号に基づいてオン、オフ動作されて該伝送ラインのレベ
   ルを固定可能なスイッチが設けられてなることを特徴と
   する特許請求の範囲第４項記載の半導体記憶装置。 ６、上記他方の伝送ラインの終端には、該伝送ラインの
   レベルを安定に保持するための保持回路が設けられてな
   ることビｔＰｊ徴とする特許請求の範囲第４項もしくは
   第５項記載の半導体記憶装置。 ７、上記複数の第１メモリセル又は第２メモリセルは、
   正規のメモリセルであり、上記複数の第２メモリセル又
   は第１メモリセルは、予備の冗長のメモリセルであるこ
   と乞特徴とする特許請求の範囲第４項記載の半導体記憶
   装置。 ８、上記切換信号は、冗長のメモリセルな選択するか否
   かのプログラムが行なわれるプログラム素子を含む状態
   設定回路から出方されることを特徴とする特許請求の範
   囲第７項記載の半導体記憶装置。