JPS63234746A - Multi-frame transmitting system - Google Patents

Abstract

PURPOSE:To obtain the synchronization of a multi-frame at an acculate position by making a frame signal significant for one bit only in a first frame of a multi-frame. CONSTITUTION:In accordance with the counting output of one frame by a counter 15 of a transmitting equipment 10, the data from a memory 12 is loaded to a P/S converter 14, the output of a transmitting frame counter 16 comes to be a frame signal (1) through an AND circuit 17 together with the output of the position of a bit 1 of the counter 15, and is sent to a receiving equipment 20 together with a clock signal (2) from an oscillator 13 and a data signal (3) from the converter 14. At the equipment 20, a present frame number is identified by a frame counter 24. In this case, the signal (1) is made significant only for a first bit (one clock of signal 2) of a first frame. As this result, the first bit of respective frames can be identified.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ信号、フレーム信号、クロック信号
の各信号を用いたマルチフレーム伝送方式に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a multi-frame transmission system using data signals, frame signals, and clock signals.

〔従来の技術〕[Conventional technology]

第３図は、例えば特開昭６０−８６９３４号公報に示さ
れた従来のマルチフレーム伝送方式を示す説明図であり
、図において、１はフレーム信号、２ｉｄクロック信号
、３はデータ信号である。FIG. 3 is an explanatory diagram showing a conventional multi-frame transmission system disclosed in, for example, Japanese Unexamined Patent Publication No. 60-86934. In the figure, 1 is a frame signal, 2 is an id clock signal, and 3 is a data signal.

第４図は第３図の各フレームの内容を示す説明図であシ
、図において、４は第１フレーム、５は第２フレーム、
６は第３フレームである。FIG. 4 is an explanatory diagram showing the contents of each frame in FIG. 3. In the figure, 4 is the first frame, 5 is the second frame,
6 is the third frame.

次に動作について説明する。Next, the operation will be explained.

第３図は、データ信号３、各フレームの先頭を識別する
ためのビット長ｌ（クロック１周期分）のフレーム信号
１、データ信号３に同期したクロック信号２の各信号を
個別にかつ連続的に伝送する方式を例に採ったものであ
り、■フレームにＡ。FIG. 3 shows a data signal 3, a frame signal 1 with a bit length l (one clock cycle) for identifying the beginning of each frame, and a clock signal 2 synchronized with the data signal 3, individually and continuously. This is an example of a method for transmitting data to a frame.

Ｂ　、Ｃ、Ｄ　、Ｅ　、Ｆの６ビツトの情報を伝送して
いることを示している。This shows that 6-bit information of B, C, D, E, and F is being transmitted.

第４図は、第３図においてＡのデータ位置を用いて従来
方式により２つの信号Ａ１とＡ２を伝送するマルチフレ
ーム伝送方式を示している。FIG. 4 shows a multi-frame transmission system in which two signals A1 and A2 are transmitted in a conventional manner using the data position A in FIG.

即ち、ＡＦというマルチフレーム内の先頭を示す信号を
用いてＡ１とＡ２の２つの信号を伝送する方式であり、
ＡＰとしては、２値信号の”０″と”１″を交互に繰り
返すパターンが一般に用−られている。That is, it is a method of transmitting two signals, A1 and A2, using a signal called AF indicating the beginning of a multi-frame.
As an AP, a pattern in which binary signals of "0" and "1" are alternately repeated is generally used.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来のマルチフレーム伝送方式は以上のように行われて
いるため、下記のような問題点があった。Since the conventional multi-frame transmission method is performed as described above, it has the following problems.

（１）データ信号の組合せによっては、擬似的にマルチ
フレーム信号が検出され、誤った位置でマルチフレーム
同期がとられてしまう。(1) Depending on the combination of data signals, a multi-frame signal may be detected in a pseudo manner, and multi-frame synchronization may be achieved at an incorrect position.

（２）マルチフレーム信号ＡＰが必要なため、マルチフ
レーム内の全体でのデータ速度が遅くなる。(2) Since the multi-frame signal AP is required, the overall data rate within the multi-frame becomes slow.

（３）マルチフレーム信号ＡＦを探し出すだめのハード
量、及び引込時間が犬になる。(3) The amount of hardware required to find the multi-frame signal AF and the lead-in time are significant.

この発明は上記のような問題点を解消するためになされ
たもので、正確な位置でマルチフレームの同期をとるこ
とができ、無駄のない伝送を行うことができるマルチフ
レーム伝送方式を得ることを目的とする。This invention was made to solve the above-mentioned problems, and aims to provide a multi-frame transmission system that can synchronize multi-frames at accurate positions and perform efficient transmission. purpose.

〔問題点を解決するための手段〕 この発明に係るマルチフレーム伝送方式は、マルチフレ
ームの第１フレームの中の１ビツト分（１２７７２分）
だけフレーム信号を有意にすることで、マルチフレーム
の第１フレームをＲ別することかできるようにしたもの
である。[Means for solving the problem] The multi-frame transmission system according to the present invention transmits data for 1 bit (12772 minutes) in the first frame of a multi-frame.
By making the frame signal significant by only 1, it is possible to separate the first frame of the multi-frame by R.

〔作　用〕[For production]

この発明において、第１フレームの１ビツト分（１２７
７２分）だけフレーム信号を有意にすることで、マルチ
フレームの第１フレームを識別でき、またその第１フレ
ームからの相対位置から、他のフレームの位置を識別す
ることができる。In this invention, 1 bit (127
By making the frame signal significant by 72 minutes), the first frame of the multi-frame can be identified, and the positions of other frames can be identified from the relative positions from the first frame.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.

第１図はマルチフレームのタイミングを示すタイミング
チャート図でるり、図において、１はフレーム信号、２
はクロック信号、３はデータ信号、８は第１フレームの
先頭データ、９は他フレームの先頭データである。Figure 1 is a timing chart showing the timing of multi-frames. In the figure, 1 is a frame signal, 2
is a clock signal, 3 is a data signal, 8 is the first data of the first frame, and 9 is the first data of another frame.

また第２図は、この発明のマルチフレーム伝送方式を実
施する送受装置の一実施例を示すブロック図でるり、図
において、１０は送信装置、１２は送信メモリ、１３は
クロック発振器、１４はパラレル／シリアル（以下、Ｐ
／Ｓという）変換器、１４Ａはロード部、１４ＢはＰ／
Ｓ変換部、１５は送信ビットカウンタ、１６は送信フレ
ームカウンタ、１７はアンド回路である。２０は受信装
置、２１はシリアル／パラレル（以下、８／Ｐという）
変換器、２１ＡはＳ／Ｐ変換部、２１Ｂはセーブ部、２
２は受信メモリ、２３は受信ビットカウンタ、２４は受
信フレームカウンタである。FIG. 2 is a block diagram showing an embodiment of a transmitting/receiving device implementing the multi-frame transmission system of the present invention. In the figure, 10 is a transmitting device, 12 is a transmitting memory, 13 is a clock oscillator, and 14 is a parallel /Serial (hereinafter referred to as P
/S) converter, 14A is the load section, 14B is P/
In the S conversion unit, 15 is a transmission bit counter, 16 is a transmission frame counter, and 17 is an AND circuit. 20 is a receiving device, 21 is a serial/parallel (hereinafter referred to as 8/P)
Converter, 21A is S/P conversion section, 21B is save section, 2
2 is a reception memory, 23 is a reception bit counter, and 24 is a reception frame counter.

次に動作について説明する。Next, the operation will be explained.

第１図に示すように、フレーム信号１は第１フレームの
第１ビット分（クロック信号２の１２７７２分）のみ有
意にする。このフレーム構成によす、マルチフレームの
第１フレームの第１ビツトを識別することができ、また
第１フレームからの相対位置により他フレームの第１ピ
ツトの識別が可能トなす、マルチフレームの第１フレー
ムト他フレームの識別が可能となる。As shown in FIG. 1, frame signal 1 makes only the first bit of the first frame (12772 minutes of clock signal 2) significant. According to this frame configuration, the first bit of the first frame of a multi-frame can be identified, and the first pit of other frames can be identified based on the relative position from the first frame. It becomes possible to distinguish between one frame and other frames.

第２図に示すように、送信装置１０のクロック発振器１
３からクロック信号２が受信側へ送られると同時に、送
信ビットカウンタ１５によりｌフレームのカウントが行
われる。この実施例においては、１７レームは６ビツト
から成るので、送信ビットカウンタ１５は６ピツトカウ
ンタとなる。As shown in FIG. 2, the clock oscillator 1 of the transmitter 10
At the same time that the clock signal 2 is sent from 3 to the receiving side, the transmission bit counter 15 counts 1 frames. In this embodiment, since 17 frames consist of 6 bits, the transmission bit counter 15 is a 6-pit counter.

送信ビットカウンタ１５の出力はＰ／Ｓ変換器１４のロ
ード部１４Ａと送信フレームカウンタ１６とに入力され
る。該送信ビットカウンタ１５の出力、によＦ）Ｐ／８
変換器１４のロード部１４Ａへ送信メモリ１２からデー
タ信号がパラレルにロードされる。送信フレームカウン
タ１６は、この実施例の場合は、第１〜第４フレームま
でなので４フレームカウンタとなる。送信フレームカウ
ンタ１６の出力は、送信ビットカウンタ１５のビットｌ
の位置の出力と共にアンド回路１７でアンドがとられる
。アンド回路１７の出力は、フレーム信号１となる。Ｐ
／Ｓ変換器１４のＰ／８変換部１４Ｂでは、クロック発
振器１３からのクロック信号によシ、パラレルデータ信
号のパラレル−シリアル変換が行われ、シリアルデータ
信号３となる。The output of the transmission bit counter 15 is input to the load section 14A of the P/S converter 14 and the transmission frame counter 16. The output of the transmission bit counter 15 is F) P/8
Data signals are loaded in parallel from the transmission memory 12 into the load section 14A of the converter 14. In the case of this embodiment, the transmission frame counter 16 is a 4-frame counter since it covers the first to fourth frames. The output of the transmission frame counter 16 is the bit l of the transmission bit counter 15.
An AND circuit 17 performs an AND with the output of the position. The output of the AND circuit 17 becomes the frame signal 1. P
The P/8 converter 14B of the /S converter 14 performs parallel-to-serial conversion of the parallel data signal using the clock signal from the clock oscillator 13, resulting in a serial data signal 3.

フレーム信号１．クロック信号２．データ信号３を受信
した受信装置２０では、シリアルデータ信号３をＳ／Ｐ
変換器２１のＳ／Ｐ変換部２１Ａでクロック信号に従っ
てシリアル−パラレル変換を行い、得られたパラレルデ
ータ信号を受信ビットカウンタ２３からの信号でセーブ
部２１Ｂにセーブする。受信ビットカウンタ２３は、送
信ビットカウンタ１５と同様に６ビツトカウンタであり
、６ビツトごとにデータのセーブを行う。また、フレー
ム信号３は受信ビットカウンタ２３のリセットを行い、
受信ビットカウンタ２３の同期化を行う。受信ビットカ
ウンタ２３の出力は、受信フレームカウンタ２４に入力
され、該受信フレームカウンタ２４によシ現在のフレー
ム番号が識別され、Ｓ／Ｐ変換器２１のセーブ部２１Ｂ
から受信メモリ２２ヘデータ信号を転送するときの情報
となる。Frame signal 1. Clock signal 2. The receiving device 20 that has received the data signal 3 converts the serial data signal 3 into an S/P
The S/P converter 21A of the converter 21 performs serial-to-parallel conversion according to the clock signal, and the obtained parallel data signal is saved in the save unit 21B using the signal from the reception bit counter 23. The reception bit counter 23 is a 6-bit counter like the transmission bit counter 15, and saves data every 6 bits. In addition, the frame signal 3 resets the received bit counter 23,
The reception bit counter 23 is synchronized. The output of the received bit counter 23 is input to the received frame counter 24, and the current frame number is identified by the received frame counter 24.
This information is used when transferring the data signal from the receiving memory 22 to the receiving memory 22.

受信フレームカウンタ２４は、送信フレームカウンタ１
６と同様４フレームカウンタとなる。The received frame counter 24 is equal to the transmitted frame counter 1.
6, it becomes a 4 frame counter.

〔発明の効果〕〔Effect of the invention〕

以上のように、この発明によれば、マルチフレームの第
１フレームの中の１ビツト分だけフレーム信号を有意に
することで、マルチフレームの第１フレーム及び他のフ
レームを識別するように構成したので、従来のようにデ
ータの組合せにより擬似的にマルチフレーム同期がとれ
てしまうこともなく、またマルチフレーム信号がデータ
信号に入っていないため、マルチフレーム内のデータ伝
送速度が遅くなるということもなく、さらにマルチフレ
ーム同期引込みのためのハードｔが小さく時間が短くな
るという効果がある。As described above, according to the present invention, the first frame of the multi-frame and other frames are distinguished by making the frame signal significant by one bit in the first frame of the multi-frame. Therefore, unlike in the past, pseudo multi-frame synchronization is not achieved due to data combinations, and since the multi-frame signal is not included in the data signal, the data transmission speed within the multi-frame becomes slow. Moreover, there is an effect that the hard t for multi-frame synchronization pull-in is small and the time is shortened.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例によるマルチ７レームの伝
送方式を示す各信号のタイムチャート図、第２図はこの
発明の一実施例を実現するだめの送受信装置の構成を示
すブロック図、第３図は従来のマルチフレームの伝送方
式を示す各信号のタイムチャート図、第４図は第３図の
各フレームの内容を示す説明図である。 １はフレーム信号、２はクロック信号、３はデータ信号
。 なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a time chart of each signal showing a multi-seven-frame transmission system according to an embodiment of the present invention, and FIG. 2 is a block diagram showing the configuration of a transmitting/receiving device for realizing an embodiment of the present invention. FIG. 3 is a time chart of each signal showing a conventional multi-frame transmission system, and FIG. 4 is an explanatory diagram showing the contents of each frame in FIG. 1 is a frame signal, 2 is a clock signal, and 3 is a data signal. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.

Claims (1)

【特許請求の範囲】[Claims] データ信号、フレーム信号、クロック信号の各信号を用
いたマルチフレームの伝送方式において、前記マルチフ
レームの第１フレームの中の１ビット分だけ前記フレー
ム信号を有意にすることで前記マルチフレームの前記第
１フレーム及び他のフレームを識別することを特徴とす
るマルチフレーム伝送方式。In a multi-frame transmission method using each signal of a data signal, a frame signal, and a clock signal, the frame signal is made significant by one bit in the first frame of the multi-frame. A multi-frame transmission system characterized by identifying one frame and other frames.