JPS6223231A - Parity counter circuit - Google Patents
Parity counter circuitInfo
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- JPS6223231A JPS6223231A JP16266385A JP16266385A JPS6223231A JP S6223231 A JPS6223231 A JP S6223231A JP 16266385 A JP16266385 A JP 16266385A JP 16266385 A JP16266385 A JP 16266385A JP S6223231 A JPS6223231 A JP S6223231A
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- Detection And Prevention Of Errors In Transmission (AREA)
- Error Detection And Correction (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
パリティチェ７りによりデジタル伝送路の監視を行うシ
ステムにおいて、回路の動作余裕を増すために複数個の
計数器を設けて、フレームごとに順次各計数器を動作さ
せるものである。[Detailed Description of the Invention] [Summary] In a system that monitors a digital transmission path using parity check, a plurality of counters are provided to increase the operating margin of the circuit, and each counter is sequentially operated for each frame. It is something that makes it work.
本発明は、デジタル伝送路の監視方式として用いられて
いるパリティチェックのためのパリティ計数回路に係り
、特に高速デジタル伝送路においても伝送路監視の高信
頼化のためにフレーム内の全ビットの計数を可能にする
パリティ計数回路に関するものである。The present invention relates to a parity counting circuit for parity checking which is used as a monitoring system for digital transmission paths, and in particular counts all bits in a frame in order to increase the reliability of transmission path monitoring even in high-speed digital transmission paths. The present invention relates to a parity counting circuit that enables
デジタル伝送システムとして、光通信方式の採用、さら
にその超高速化のための技術開発が活発であり、既に４
００Ｍｂｐｓのビットレートを有する光通信システムが
実用化されている。As a digital transmission system, optical communication methods are being adopted, and technology development to make them ultra-high-speed is active, and there are already 4
Optical communication systems with a bit rate of 00 Mbps have been put into practical use.
第２図はこのような光通信システム構成例を示し、第３
図にはフレーム構成例を示す。１フレームは例えば８個
のサブフレームから構成され、各サブフレームの先頭に
はフレーム同期パルスＦ、。Figure 2 shows an example of such an optical communication system configuration;
The figure shows an example of a frame structure. One frame consists of, for example, eight subframes, and a frame synchronization pulse F is placed at the beginning of each subframe.
Ｆユ、Ｆ、、Ｆ、、監視制御信号ＳＣ、パリティチェッ
クビットＰ、補助データ信号ＡＵＸなどが挿入される。A supervisory control signal SC, a parity check bit P, an auxiliary data signal AUX, etc. are inserted.
これらの信号は、端局中継装置１゜４のパルス挿入部に
て挿入されてフレームを構成する。即ち速度変換部１１
．２２にて、入力データ信号を適当な速度に変換して、
パルス挿入部１２．２１にて、前述した各種信号を挿入
し、光送信部１３．２０にて光信号に変換され、光ファ
イバに入力される。中間中継器２．３では、光フアイバ
内を伝送された信号を増幅し、端局中継装置への中継を
行う。端局中継装置１．４の光受信部１７．１６にて受
信された光信号は電気信号に変換され、パルス分離部２
１．１５にて、パルス挿入部１２．２１にて挿入した各
種信号を抜き取り、監視装置５．９に送られるとともに
、速度変換部１１．２２に入力された入力データ信号は
、速度変換部１９．１４を至で例へば交換局等へ伝送さ
れる。These signals are inserted by the pulse insertion section of the terminal relay device 1.4 to form a frame. That is, the speed converter 11
．． 22, converting the input data signal to an appropriate speed,
A pulse inserter 12.21 inserts the various signals described above, which are converted into optical signals by an optical transmitter 13.20 and input into an optical fiber. The intermediate repeater 2.3 amplifies the signal transmitted within the optical fiber and relays it to the terminal repeater. The optical signal received by the optical receiver 17.16 of the terminal repeater 1.4 is converted into an electrical signal and sent to the pulse separator 2.
At step 1.15, the various signals inserted by the pulse insertion section 12.21 are extracted and sent to the monitoring device 5.9, and the input data signal input to the speed conversion section 11.22 is sent to the speed conversion section 19. For example, if .14 is reached, it is transmitted to a switching center, etc.
上記のようなシステムにおいて、パルス分離部１５では
、フレーム同期パルスＦ ｌ ＋ Ｆ ｌ＊ Ｆ
ｌ ＊Ｆ２によりフレーム同期を取り、パリティビット
Ｐを抽出する。さらにフレーム内のデータ数をパリティ
計数回路にて計数し、計数結果とパリティビットＰの内
容との比較を行ってパリティチェックを行う。伝送路の
誤り率が充分低い場合には、この内容比較の結果誤まっ
ていればフレーム内に一個の符号誤りが発生したと推定
できる。したがってパリティチェック結果を監視するこ
とにより伝送路の符号誤り率を知ることができる。この
パリティチェック結果は監視装置５，９に送られる。In the above system, the pulse separator 15 generates a frame synchronization pulse F l + F l* F
Frame synchronization is achieved using l*F2, and parity bit P is extracted. Further, the number of data in the frame is counted by a parity counting circuit, and the counting result is compared with the contents of the parity bit P to perform a parity check. If the error rate of the transmission path is sufficiently low, if the content comparison results in an error, it can be estimated that one code error has occurred within the frame. Therefore, by monitoring the parity check results, it is possible to know the bit error rate of the transmission path. This parity check result is sent to the monitoring devices 5 and 9.
監視装置５．９では符号誤り率があらかじめ定められた
値より悪くなった場合、伝送路の品質が低下したものと
判断して、アラームを発生し、予備系に切替る等の処置
を実施する。このようなパリティチェックは通常端局中
継装置１．４で行う場合が多いが、伝送路の状態を早急
に検知し、障害に対処するために中間中継器２，３にも
同様のパリティチェック機能を設は監視装置７．８にて
パリティ誤りを検出することもあり、制御の簡略化が望
まれる。If the code error rate becomes worse than a predetermined value, the monitoring device 5.9 determines that the quality of the transmission path has deteriorated, generates an alarm, and takes measures such as switching to a backup system. . This kind of parity check is usually performed at the end station relay equipment 1.4, but the intermediate repeaters 2 and 3 also have a similar parity check function in order to quickly detect the state of the transmission path and deal with failures. Since a parity error may be detected by the monitoring device 7.8, it is desirable to simplify the control.
゛ さらに前述したように、可能な超
高速デジタル伝送に適したパリティ計数回路が要望され
ている。Furthermore, as mentioned above, there is a need for a parity counting circuit suitable for possible ultra-high-speed digital transmission.
第４図にパリティチェック機能を有する中間中継器の構
成例を示す。光受信部２３にて受信された光信号は電気
信号に変換され・等化増幅器２４にて波形整形され一定
レベルに増幅される０等化増幅器２４の出力信号は識別
回路２５及びタイミング抽出回路２７に入力される。タ
イミング抽出回路２７により、クロック成分が抽出され
、このクロック信号により識別回路２５において、端局
中継装置から伝送されるデジタルデータ信号を識別する
。識別されたデジタルデータ信号は再び光送信部２６に
て光信号に変換されて光フアイバ内に入力される。識別
回路２５により識別されたデータ信号、及びタイミング
抽出回路２７により抽出されたクロック信号はフレーム
パターン検出回路２８に入力される。さらにクロック信
号はゲート回路３１を経てフレームカウンタ３２に入力
される。フレームカウンタ３２は分周機能を有し、入力
されたクロック信号から第３図に示したフレーム同期パ
ルスＦｔ 、 Ｆ−Ｌ、 Ｆｔ 、 Ｆｚの挿入位
置でフレーム同期パターンを出力する。フレーム挿入さ
れるものである。フレームカウンタ３２が出力するフレ
ーム同期パターンとフレームパターン検出回路２８にて
検出されたフレーム同期パターンとが比較回路２にて比
較される。比較結果が一致している場合は、フレーム同
期が取れている状態である。比較結果が一致しない場合
は不一致を示す信号を同期保護回路３０に送出し、同期
保護回路３０はゲート回路３１を閉じることによりフレ
ームカウンタ３２に入力されるクロック信号を１ビット
歯抜けにしてフレームカウンタ３２がフレーム同期パタ
ーンを出力するタイミングを１クロック分だけづらす。FIG. 4 shows a configuration example of an intermediate repeater having a parity check function. The optical signal received by the optical receiver 23 is converted into an electrical signal, and the equalization amplifier 24 shapes the waveform and amplifies it to a constant level.The output signal of the zero equalization amplifier 24 is sent to the identification circuit 25 and the timing extraction circuit 27. is input. The timing extraction circuit 27 extracts a clock component, and the identification circuit 25 uses this clock signal to identify the digital data signal transmitted from the terminal relay device. The identified digital data signal is again converted into an optical signal by the optical transmitter 26 and input into the optical fiber. The data signal identified by the identification circuit 25 and the clock signal extracted by the timing extraction circuit 27 are input to a frame pattern detection circuit 28. Further, the clock signal is input to a frame counter 32 via a gate circuit 31. The frame counter 32 has a frequency division function and outputs a frame synchronization pattern from the input clock signal at the insertion positions of frame synchronization pulses Ft, FL, Ft, Fz shown in FIG. The frame is inserted. The frame synchronization pattern output by the frame counter 32 and the frame synchronization pattern detected by the frame pattern detection circuit 28 are compared in the comparator circuit 2. If the comparison results match, it means that frame synchronization is achieved. If the comparison results do not match, a signal indicating a mismatch is sent to the synchronization protection circuit 30, and the synchronization protection circuit 30 closes the gate circuit 31, thereby skipping one bit of the clock signal input to the frame counter 32 and converting it into a frame counter. 32 outputs a frame synchronization pattern by one clock.
以上の操作を繰り返して、受信したデータ信号のフレー
ム同期を確立する。By repeating the above operations, frame synchronization of the received data signals is established.
フレーム同期が確立した状態で、フレームカウンタ３２
は種々の制御信号、即ちデータ信号のビット位置を示す
信号を出力する。なお、以下の説明ではフレームカウン
タがデータ信号のビット位置を示す信号を出力するもの
として説明する。When frame synchronization is established, the frame counter 32
outputs various control signals, ie, signals indicating the bit position of the data signal. In the following description, it is assumed that the frame counter outputs a signal indicating the bit position of the data signal.
ここで第４図においては中間中継器の構成しか示してい
ないが、識別回路２５の出力を第２図に示したパルス分
離部に接続することによって端局中継装置と同様の構成
となる。Although FIG. 4 only shows the configuration of the intermediate repeater, by connecting the output of the identification circuit 25 to the pulse separation section shown in FIG. 2, the configuration is similar to that of the terminal repeater.
次に第４図に示したパリティ計数回路について、従来の
パリティ計数回路の構成を第７図に示し、その動作を第
８図のタイムチャートを用いて説明する。Next, regarding the parity counting circuit shown in FIG. 4, the configuration of the conventional parity counting circuit is shown in FIG. 7, and its operation will be explained using the time chart of FIG. 8.
ＲＺ波形の受信データ（ａ）は、インバータを介して、
Ｎ’ＯＲ回路３７にフレームカウンタより出力されるイ
ンヒビットパルス（′ｂ）とともに入力され、端局中継
装置のパルス挿入部にて挿入された、各種制御信号が取
り除かれたＮ０Ｒ３７出力（ｃ）を生成する。これは、
データ信号のみが抽出されたものである。Ｎ０Ｒ３７出
力（Ｃ１はＤ形フリップフロップにより構成された２進
カウンタ３５に入力され、Ｎ０Ｒ３７出力のうちの“１
”の数を計数する。従って２進カウンタ出力（ｅ）は、
その初期状態が“０”のときは“１”の数が偶数の時は
“０″、奇数の時は“１”となり、偶数パリティに対応
する、逆に初期状態が“１”のときは、“１”の数が偶
数の時は“１“、奇数の時は“０”となり奇数パリティ
に対応する。このようにして、第ｎフレームのＡＵＸビ
ット直前まで計数すると、フレームカウンタは読取パル
ス（ｆ）をＤ形フリップフロップ３６のＣ端子に入力し
、２進カウンタ３５のＡＵＸビット直前の出力状態をＤ
形フリンプフロップ３６に保持させる。即ち、Ｄ形フリ
ップフロップはメモリの役割を果たす。メモリ３６に２
進カウンタ３５の計数結果が保持されると（第７図中（
ｇｌ計数結果においてｘ−Ｌの位置）フレームカウンタ
は、受信データ（ａ）のＦ、ビットの位置でリセットパ
ルス（ｄ）を２進カウンタ３５に出力し、２進カウンタ
３５の出力状態を初期状態にリセットする。以下、同様
の動作を繰り返し、各フレーム内のデータ信号のうち“
１”の数を計数する。The RZ waveform received data (a) is passed through an inverter,
It is input to the N'OR circuit 37 together with the inhibit pulse ('b) output from the frame counter, and the various control signals inserted by the pulse insertion section of the terminal relay device are removed to generate the N0R37 output (c). do. this is,
Only the data signal is extracted. N0R37 output (C1 is input to the binary counter 35 constituted by a D-type flip-flop, and “1” of the N0R37 output
”. Therefore, the binary counter output (e) is
When the initial state is "0", when the number of "1"s is even, it is "0", and when it is odd, it is "1", which corresponds to even parity, and conversely, when the initial state is "1" , when the number of "1"s is even, it is "1", and when it is odd, it is "0", corresponding to odd parity. In this way, after counting up to just before the AUX bit of the nth frame, the frame counter inputs the read pulse (f) to the C terminal of the D-type flip-flop 36, and changes the output state of the binary counter 35 just before the AUX bit to D.
It is held by a shaped flip-flop 36. That is, the D-type flip-flop serves as a memory. 2 to memory 36
When the count result of the decimal counter 35 is held ((in Fig. 7)
The frame counter outputs a reset pulse (d) to the binary counter 35 at the position of the F bit in the received data (a), and sets the output state of the binary counter 35 to the initial state. Reset to . From then on, the same operation is repeated and the data signals in each frame are
Count the number of 1”.
メモリ３６に保持された計数結果は、パリティビット抽
出回路３３において、フレームカウンタから出力される
パリティビット抽出パルス（ｈ）によりＰｎビットの位
置でパリティビット抽出回路３３により抽出されその出
力（１）（パリティビットの内容Ｐｎ）とＥＯＲ３８に
て比較され、パリティチェックが行なわれる。The counting result held in the memory 36 is extracted by the parity bit extraction circuit 33 at the Pn bit position by the parity bit extraction pulse (h) output from the frame counter, and its output (1) ( The content of the parity bit (Pn) is compared with the EOR 38 to perform a parity check.
上記説明において、第そ図中斜線で示した部分、即ち受
信データｆａｌ中のＡＵＸビットとＦｌ ビットとの
間に数ビツト以上の間隔がなければカウンタ３５を動作
させることはできない。これは、ＡＵＸビットとＦＩビ
ットとの間で、読取りパルス（ｆｌとリセットパルス（
ｄｌを連続して発生し、計数結果を保持した後、連続す
る以降のフレーム内のデータ′数の計数のため２進カウ
ンタを初期状態に戻す必要があるからである。特に、読
取りパルス（ｆ）は、２進カウンタ３５が確実にＡＵＸ
ビットの直前まさせる必要がある。In the above description, the counter 35 cannot be operated unless there is an interval of several bits or more between the shaded portion in the figure, that is, the AUX bit and the Fl bit in the received data fal. This is between the AUX bit and the FI bit, the read pulse (fl) and the reset pulse (
This is because, after successively generating dl and holding the counting result, it is necessary to return the binary counter to its initial state in order to count the number of data in consecutive subsequent frames. In particular, the read pulse (f) ensures that the binary counter 35
It needs to be done just before the bit.
従って、従来はＡＵＸビットとＦ、 ビットとの間に、
数ビットの空白部分を設けるなど、フレーム構成を工夫
して対処していた。即ち、回路素子の動作速度を超高速
化すればＡＵＸビットとＦ／ビットの２ビツトのみで、
計数結果の読取りと、２進カウンタ３５のリセットは可
能ではあるが、前述したように、４００ＭｂｐＳ以上の
ビットレートになると、これ以上高速に動作する回路素
子製作は困難であり非常に高価なものとなる。Therefore, conventionally, between the AUX bit and the F bit,
The problem was dealt with by devising the frame structure, such as by leaving several blank bits. In other words, if the operating speed of the circuit elements is ultra-high-speed, only two bits, the AUX bit and the F/ bit, can be used.
Although it is possible to read the counting results and reset the binary counter 35, as mentioned above, when the bit rate exceeds 400 Mbps, it is difficult and extremely expensive to manufacture circuit elements that operate at higher speeds. Become.
本発明の目的は、従来の如く、フレーム構成を操作して
計数区間の区切りに空白部を設ける必要をなくし、かつ
、回路素子に高価な高速素子を用いずとも、データ計数
を可能にすることにある。An object of the present invention is to eliminate the need for manipulating the frame structure to provide blank spaces between counting intervals as in the past, and to enable data counting without using expensive high-speed circuit elements. It is in.
第１図に示す本発明の原理ブロック図に示す如く、上記
問題点は、
受信データの位置情報により各フレーム先頭位置で切替
信号を出力する切替回路（１０１）と、フレーム内のデ
ータ数を計数する複数の計数器（１０２・ １０３）と
を備え、
該切替信号により該複数の計数器を順次動作させ、フレ
ーム内の全ビットに渡ってデータ数を計数することによ
り解決される。As shown in the principle block diagram of the present invention shown in FIG. 1, the above problem is solved by a switching circuit (101) that outputs a switching signal at the beginning position of each frame based on position information of received data, and a switching circuit (101) that counts the number of data in a frame. This problem is solved by sequentially operating the plurality of counters (102 and 103) according to the switching signal and counting the number of data over all bits in the frame.
複数の計数器を設けることにより、連続するフレーム内
のデータ数の計数を同一の計数器で行う〔実施例〕
以下、本発明の一実施例を第５図、第６図により詳細に
説明する。By providing a plurality of counters, the number of data in consecutive frames is counted by the same counter [Example] Hereinafter, an example of the present invention will be explained in detail with reference to FIGS. 5 and 6. .
第５図は、本発明の一実施例のパリティ計数回路図であ
り、第６図は、第５図のパリティ計数回路の各部の動作
タイムチャートである。なお、第５図の回路図は、第７
図と同様に第４図におけるパリティ計数回路を示すもの
であり、第１図と同一部分には同一符号を付しである。FIG. 5 is a parity counting circuit diagram of an embodiment of the present invention, and FIG. 6 is an operation time chart of each part of the parity counting circuit of FIG. Note that the circuit diagram in Figure 5 is based on the circuit diagram in Figure 7.
This figure shows the parity counting circuit in FIG. 4 similarly to the figure, and the same parts as in FIG. 1 are given the same reference numerals.
受信データとインヒビットパルスはそれぞれＮ０Ｒ４０
に入力され、端局中継装置のパルス挿入部にて挿入され
た種々の制御信号が取除がれる。Receive data and inhibit pulse are each N0R40
The various control signals inputted to the terminal relay device and inserted by the pulse insertion section of the terminal relay device are removed.
切替パルスは、フレームカウンタがら出力される信号で
あり、フレームの先頭のＦ、ビット位置で出力される。The switching pulse is a signal output from the frame counter, and is output at the F bit position at the beginning of the frame.
この切替パルスは分周器４１に入力され、第６図に示す
分周器４１Ｑ出力及び分周器４１Ｑ出力が生成される。This switching pulse is input to the frequency divider 41, and the frequency divider 41Q output and the frequency divider 41Q output shown in FIG. 6 are generated.
分周器４１Ｑ出力は、第ｎフレーム、第ｎ＋２フレーム
ー−ｍ−−−の偶数フレームにおいて”ＬＯＷ”レベル
となりＮ０Ｒ４２，４５を開き、分周器４１迅出力は第
ｎ＋ｌフレーム、第ｎ＋３フレームーーーー・・の奇数
フレームにおいて“ＬＯＷ″レベルとなり、Ｎ０Ｒ４３
゜４４を開く。The output of the frequency divider 41Q becomes "LOW" level in the n-th frame, the n+2-th frame - m--, and opens the N0Rs 42 and 45. becomes “LOW” level in the odd-numbered frame, and N0R43
Open ゜44.
従って、偶数フレームのデータはＮ０Ｒ４２を介して２
進カウンタ４６に入力されて、データ“１”の数が計数
され、奇数フレームのデータはＮ０Ｒ４４を介して（Ｎ
ＯＲ４０の出力）２進カウンタ４７に入力されデータ“
１”の数が計数される。つまり、各フレーム内データが
２進カウンタ４６．４７に交互に入力されることになる
。Therefore, even frame data is passed through N0R42 to 2
The number of data “1” is inputted to the decimal counter 46 and counted, and the odd frame data is inputted to the N0R44 (N0R44).
output of OR40) is input to the binary counter 47 and the data "
1'' is counted. That is, the data within each frame is alternately input to the binary counters 46, 47.
奇数フレーム期間中には分周器４１のＱ出力によってＮ
０Ｒ４２は閉じられているため、２進カウンタ４６は、
偶数フレームの計数結果を奇数フレーム期間中保持する
。同様に、２進カウンタ４７は、奇数フレームの計数結
果を偶数フレーム期間中保持する。During the odd frame period, the Q output of the frequency divider 41
Since 0R42 is closed, the binary counter 46 is
The counting results for even frames are held during the odd frame period. Similarly, the binary counter 47 holds the count results for odd frames during even frame periods.
ここでフレームカウンタから出力される、２進カウンタ
４６，４７のリセットパルスは、Ｎ０Ｒ４３，４５に入
力されるため、Ｎ０Ｒ４３の出力信号は偶数フレーム計
数用の２進カウンタ４６を次の奇数フレームにてリセッ
トするリセットパルスとなり、同様にＮＯＲ４５の出力
信号は奇数フレーム計数用の２進カウンタ４７を次の偶
数フレームにてリセットするリセットパルスとなる。Here, the reset pulses of the binary counters 46 and 47 outputted from the frame counter are input to N0R43 and 45, so the output signal of N0R43 is used to count the even frames in the binary counter 46 at the next odd frame. Similarly, the output signal of the NOR 45 becomes a reset pulse that resets the binary counter 47 for counting odd frames at the next even frame.
さらに、分周器４１Ｑ出力はＮ０Ｒ４８に入力されてお
り、偶数フレーム期間中はＮ０Ｒ４８を閉じる。従って
偶数フレーム計数用の２進カウンタ４６の計数結果は次
の奇数フレーム期間中においてのみ、Ｎ０Ｒ５０を介し
てＥＯＲ５１に出力される
同様に、分周器４１Ｑ出力はＮ０Ｒ４９に入力されてお
り、奇数フレーム期間中はＮＯＲ４９を閉じる。従って
、奇数フレーム計数用の２進カウンタ４７の計数結果は
次の偶数フレーム期間中においてのみ、Ｎ０Ｒ５０を介
してＥＯＲ，５１に出力される。Furthermore, the output of the frequency divider 41Q is input to N0R48, which is closed during even frame periods. Therefore, the counting result of the binary counter 46 for even frame counting is output to the EOR 51 via N0R50 only during the next odd frame period.Similarly, the output of the frequency divider 41Q is input to N0R49, NOR49 will be closed during this period. Therefore, the counting result of the binary counter 47 for odd frame counting is output to EOR,51 via N0R50 only during the next even frame period.
つまり、切替回路１０１により、各２進カウンタは、フ
レーム内のデータ数の計数機能と計数結果を次のフレー
ム期間において保持しつづけるメモリ機能とを満足する
ことになる。In other words, the switching circuit 101 allows each binary counter to satisfy the function of counting the number of data in a frame and the memory function of continuing to hold the counting result in the next frame period.
ラン
Ｎ０Ｒ４８，Ｎ０Ｒ４９により２進力≠→タ４６．４７
の計数結果は反転されたものとなるが、ＮＯＲ，５０に
より再び反転されるため、ＥＯＲ５１に入力される信号
は２進カウンタ４６，４７の出力と同じである。Binary power ≠ → Ta 46.47 due to runs N0R48 and N0R49
The counting result is inverted, but since it is inverted again by NOR, 50, the signal input to EOR 51 is the same as the output of binary counters 46, 47.
受信データ中のパリティビットＰ ｎ 、 Ｐｚ＋＋
は、第８図のタイムチャー１−にて説明した如く、フレ
ームカウンタからのパリティビット抽出パルスにより、
パリティビット抽出回路３３にて抽出され、２進カウン
タ４６，４７の計数結果と、パリティ。Parity bits P n , Pz++ in received data
As explained in time chart 1- of FIG. 8, the parity bit extraction pulse from the frame counter
The parity bit extraction circuit 33 extracts the count results of the binary counters 46 and 47 and the parity.
ビット抽出回路３３の出力したパリティＰｎ、Ｐ、ヤ。Parity Pn, P, y outputted from the bit extraction circuit 33.
とがＥＯＲ５１で比較され、パリティチェックが行なわ
れる。are compared in EOR 51 and a parity check is performed.
なお、フレームカウンタが出力するリセ、７トパルスは
、Ｐｎ、ＰＨ＋ｔの位置から次のフレームパルスＦ１の
位置の間で出力して、２進カウンタ４６゜４７をリセッ
トするようにすればよい。The reset and 7 pulses output by the frame counter may be output between the positions of Pn and PH+t and the position of the next frame pulse F1 to reset the binary counters 46 and 47.
なお、以上の説明では、Ｆｌ、５Ｃ２Ｆ２．Ｐｎ、Ｆ、
、ＳＣ，ＡＵＸ等の制御信号がデータ信号に挿入されて
、伝送される場合について述べたため、インヒビットパ
ルスにより、これらを除去して、データ信号のみをカウ
ンタに出力するものとして説明したが、インヒビットパ
ルスを用いずに制御信号も含めて全ビットをカウントす
ることもできる。また制御信号を別に伝送する場合は、
インヒビソトパルスを用いる必要はない。In addition, in the above explanation, Fl, 5C2F2. Pn, F,
, SC, AUX, etc. are inserted into the data signal and transmitted, so we have explained that these are removed by the inhibit pulse and only the data signal is output to the counter. However, the inhibit pulse It is also possible to count all bits including control signals without using . In addition, when transmitting control signals separately,
There is no need to use inhibitor pulses.
以上、詳細に説明したように、本発明においては、パリ
ティ計数回路を複数個設け、連続するフレーム内のデー
タ数の計数を順次行なわせるとともに、これをそのまま
保持するように切替回路で制御しており、フレームの区
切目で複雑な制御を行う必要がなく、フレーム中に空白
部を設けなくともフレーム内の全ビットに渡り、データ
数の計数を行うことができる。As described in detail above, in the present invention, a plurality of parity counting circuits are provided, and the number of data in consecutive frames is sequentially counted, and a switching circuit is used to control the number of data to be held as is. Therefore, there is no need to perform complicated control at frame divisions, and the number of data can be counted across all bits in a frame without providing a blank space in the frame.
さらに上記の如（構成することによって、超高速のデジ
タル伝送においてもフレーム内の全ビットに渡り、デー
タ数の計数ができるためデータ信号の速度変換により低
速データに変換せずともデータ数の計数が可能となり、
構成が簡略化されるため、中間中継器等にも積極的にパ
リティチェック機能を持たせられる。Furthermore, with the configuration described above, the number of data can be counted across all bits in a frame even in ultra-high-speed digital transmission, so the number of data can be counted without converting to low-speed data by speed conversion of the data signal. It becomes possible,
Since the configuration is simplified, intermediate repeaters etc. can also be actively provided with a parity check function.
第１図は本発明の原理ブロック図、第２図はデジタル伝
送システム構成例、第３図はフレーム構成例、第４図は
パリティチェック機能を有する中間中継器のブロック構
成例、第５図は本発明の一実施例を示すパリティ計数回
路、第６図は第５図回路各部のタイムチャート、第７図
は従来のパリティ計数回路、第８図は第７図回路各部の
タイムチャートである。Figure 1 is a block diagram of the principle of the present invention, Figure 2 is an example of a digital transmission system configuration, Figure 3 is an example of a frame configuration, Figure 4 is an example of a block configuration of an intermediate repeater with a parity check function, and Figure 5 is an example of a block configuration of an intermediate repeater with a parity check function. A parity counting circuit showing an embodiment of the present invention, FIG. 6 is a time chart of various parts of the circuit shown in FIG. 5, FIG. 7 is a conventional parity counting circuit, and FIG. 8 is a time chart of various parts of the circuit shown in FIG.
Claims (1)
信号を出力する切替回路と、 フレーム内のデータ数を計数する複数の計数器とを備え
、 該切替信号により該複数の計数器を順次動作させ、デー
タ数を計数することを特徴とするパリティ計数回路。[Scope of Claims] A switching circuit that outputs a switching signal at the beginning position of each frame based on position information of received data, and a plurality of counters that count the number of data in a frame, and the number of counters is counted based on the switching signal. A parity counting circuit is characterized in that it sequentially operates devices and counts the number of data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16266385A JPS6223231A (en) | 1985-07-23 | 1985-07-23 | Parity counter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16266385A JPS6223231A (en) | 1985-07-23 | 1985-07-23 | Parity counter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6223231A true JPS6223231A (en) | 1987-01-31 |
Family
ID=15758910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16266385A Pending JPS6223231A (en) | 1985-07-23 | 1985-07-23 | Parity counter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6223231A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62171325A (en) * | 1986-01-24 | 1987-07-28 | Nec Corp | Nb1p parity counting circuit |
| JPH06311051A (en) * | 1993-04-23 | 1994-11-04 | Nec Corp | Code error detection circuit |
| JPH09130270A (en) * | 1995-10-27 | 1997-05-16 | Nec Corp | Parity check circuit system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644947A (en) * | 1979-09-20 | 1981-04-24 | Hitachi Ltd | Code error control system |
| JPS57155647A (en) * | 1981-03-20 | 1982-09-25 | Nec Corp | Parity checking and parity generating circuit in combination |
-
1985
- 1985-07-23 JP JP16266385A patent/JPS6223231A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5644947A (en) * | 1979-09-20 | 1981-04-24 | Hitachi Ltd | Code error control system |
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