JPH06101713B2 - Time division multi-directional multiplex communication system - Google Patents
Time division multi-directional multiplex communication systemInfo
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- JPH06101713B2 JPH06101713B2 JP25221285A JP25221285A JPH06101713B2 JP H06101713 B2 JPH06101713 B2 JP H06101713B2 JP 25221285 A JP25221285 A JP 25221285A JP 25221285 A JP25221285 A JP 25221285A JP H06101713 B2 JPH06101713 B2 JP H06101713B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一つの親局と複数の子局により構成される時
分割多方向多重通信方式において、親局受信部の障害を
確実に検出することを可能とした時分割多方向多重通信
方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of use] The present invention reliably detects a failure of a master station receiver in a time division multi-directional multiplex communication system composed of one master station and a plurality of slave stations. The present invention relates to a time-division multi-directional multiplex communication system capable of performing.
本発明は、一つの親局と複数の子局により構成され、親
局受信部の障害検出をパリティチェックにより行う時分
割多方向多重通信方式において、 子局では、パリティ情報が多重化される前の親局に送信
されるディジタル信号をｍパリティカウント周期中のｎ
パリティカウント周期（ｎはｍ以下の整数）内の信号を
反転させて、上記パリティ情報を時分割多重化し、親局
では、受信したディジタル信号の反転されたビットを再
び元に戻してからパリティチェックを行うことにより、 親局受信部の障害を確実に検出することができるように
したものである。The present invention is a time division multi-directional multiplex communication system that is composed of one master station and multiple slave stations, and detects the failure of the master station receiver by a parity check, in the slave station before the parity information is multiplexed. Of the digital signal transmitted to the master station of
The signal within the parity count cycle (n is an integer less than or equal to m) is inverted, the above-mentioned parity information is time-division-multiplexed, and the master station returns the inverted bit of the received digital signal again and then performs the parity check. By doing so, it is possible to reliably detect a failure in the master station receiver.
第３図は、本発明を適用する時分割多方向多重通信方式
を説明する図である。第３図において、親局Ｍからは時
分割信号を多方向に一斉に送出し、各子局A1、A2、…
…、Anは親局Ｍより送られてきた信号と同期をとり、タ
イミング信号を再生することにより、自局割当分の信号
を取出している。また各子局A1、A2、……、Anは上記タ
イミング信号を基準として、予め各子局A1、A2、……、
Anに割当てられたサブフレームSF1、SF2、……、SFnの
時間だけバースト信号S1、S2、……、Snを送出する。親
局Ｍでは、各子局A1、A2、……、Anから送られてきたバ
ースト信号S1、S2、……、Snが信号Ｓのように時間軸上
に順番に並ぶように制御される。図中のＦは信号Ｓの１
フレームを示し、SF1、SF2、……、SFnはサブフレーム
で１フレーム内において、各子局A1、A2、……、Anに割
当てられた時間に対応し、また上記サブフレームは１フ
レーム内において２個所以上割当てられる場合もある。FIG. 3 is a diagram for explaining a time division multi-directional multiplex communication system to which the present invention is applied. In FIG. 3, time division signals are simultaneously transmitted from the master station M in multiple directions, and the slave stations A 1 , A 2 , ...
..., A n takes the signal and sync sent from the master station M, by reproducing timing signal is taken out a signal of own station quota. Also, each slave station A 1 , A 2 , ..., A n has each slave station A 1 , A 2 , ..
The burst signals S 1 , S 2 , ..., S n are transmitted for the time of the subframes SF 1 , SF 2 , ..., SF n assigned to A n . In the master station M, the slave station A 1, A 2, arranged ......, A burst signals S 1 sent from n, S 2, ......, in turn to the time axis as S n is the signal S Controlled as. F in the figure is 1 of the signal S
It illustrates a frame, SF 1, SF 2, ...... , SF n is in one frame in the sub-frame, each slave station A 1, A 2, ......, corresponds to the time assigned to A n, also the sub Frames may be allocated in two or more places within one frame.
第４図および第５図は、時分割多方向多重通信方式に用
いられる従来例による親局および子局の構成を示すブロ
ック構成図である。第４図は親局の構成を示し、第５図
は子局の構成を示す。4 and 5 are block configuration diagrams showing configurations of a master station and a slave station according to a conventional example used in a time division multi-directional multiplex communication system. FIG. 4 shows the configuration of the master station, and FIG. 5 shows the configuration of the slave station.
第４図において、送信フレーム変換回路101は親局に入
力された入力ディジタル信号IDSを第３図に示す信号Ｓ
のように伝送路フレーム構成に変換する化であり、フレ
ーム同期信号多重化回路102は、フレーム同期信号発生
回路103において作られたフレーム同期信号FSSを、送信
フレーム変換回路101において伝送路フレーム構成に変
換され各子局へ送られる信号に時分割多重化する回路で
あり、この回路の出力信号が変調部104において変調さ
れ、アンテナ共通部100およびアンテナを介して各子局
へ送られる。In FIG. 4, the transmission frame conversion circuit 101 converts the input digital signal IDS input to the master station into the signal S shown in FIG.
As described above, the frame synchronization signal multiplexing circuit 102 converts the frame synchronization signal FSS generated in the frame synchronization signal generation circuit 103 into the transmission path frame configuration in the transmission frame conversion circuit 101. This is a circuit for time-division-multiplexing the converted signal to be sent to each slave station. The output signal of this circuit is modulated in the modulator 104 and sent to each slave station via the antenna common unit 100 and the antenna.
一方第５図において、子局で親局より送られてきた信号
がアンテナおよびアンテナ共通部200を通り、復調部201
において元のディジタル信号に復調された後に、フレー
ム同期回路202においてフレーム同期がとられ、親局か
らの信号に同期したフレームタイミングパルスFTPが作
られる。さらに子局では、このフレームタイミングパル
スFTPを基準にしてタイミング信号発生回路203におい
て、子局各部で必要な各種のタイミング信号TSを作り、
タイミングの制御を行っている。受信フレーム変換回路
204は、上記タイミング信号発生回路203から出力される
タイミング信号TSにより、復調部201において復調され
た親局からの信号から自局割当分の信号を取出し出力デ
ィジタル信号ODSを得る回路である。On the other hand, in FIG. 5, the signal sent from the master station at the slave station passes through the antenna and the common antenna section 200, and the demodulation section 201
After being demodulated to the original digital signal in (1), frame synchronization is performed in the frame synchronization circuit 202, and a frame timing pulse FTP synchronized with the signal from the master station is generated. Further, in the slave station, various timing signals TS required in each part of the slave station are created in the timing signal generation circuit 203 with reference to the frame timing pulse FTP.
The timing is controlled. Received frame conversion circuit
Reference numeral 204 denotes a circuit that obtains an output digital signal ODS by extracting a signal allocated to the own station from the signal from the master station demodulated in the demodulation unit 201 by the timing signal TS output from the timing signal generation circuit 203.
送信フレーム変換回路205は、子局より親局へ送られる
入力ディジタル信号IDSを自局に割当られた時間位置の
バースト信号S1、S2、……、Snにフレーム変換する回路
である。パリティカウンタ206は、送信フレーム変換回
路205から出力される信号の「１」または「０」の数を
カウントしパリティ情報PBを作る回路であり、ここで作
られたパリティ情報PBは時分割多重化回路207におい
て、送信フレーム変換回路205から出力される親局への
信号に時分割多重化され、変調部208において変調さ
れ、アンテナ共通部200およびアンテナを介して親局へ
送られる。The transmission frame conversion circuit 205 is a circuit that converts the input digital signal IDS sent from the slave station to the master station into burst signals S 1 , S 2 , ..., S n at time positions assigned to the self station. The parity counter 206 is a circuit that counts the number of “1” s or “0” s of the signal output from the transmission frame conversion circuit 205 and creates parity information PB. The parity information PB created here is time division multiplexed. In the circuit 207, a signal output from the transmission frame conversion circuit 205 to the master station is time-division multiplexed, modulated in the modulation unit 208, and sent to the master station via the antenna common unit 200 and the antenna.
親局では、上記のように各子局から送られてきた信号
が、アンテナおよびアンテナ共通部100を通り復調部105
において各子局の元のディジタル信号に復調され、パリ
ティエラー検出回路106において各子局で時分割多重化
されていたパリティ情報PBにより、パリティエラーの有
無がチェックされ、受信フレーム変換回路107において
伝送路フレーム構成の信号を、親局の外部インタフェー
スフレーム構成にフレーム変換して、出力ディジタル信
号ODSとして出力する。また基準タイミング信号発生回
路108で作られるタイミング信号に従って各タイミング
が制御される。In the master station, the signal sent from each slave station as described above passes through the antenna / antenna common section 100 and the demodulation section 105.
In the parity error detection circuit 106, the presence / absence of a parity error is checked by the parity information PB which was demodulated into the original digital signal of each slave station and time-division-multiplexed in each slave station, and is transmitted in the reception frame conversion circuit 107. The signal having the path frame structure is frame-converted into the external interface frame structure of the master station and output as the output digital signal ODS. Further, each timing is controlled according to the timing signal generated by the reference timing signal generation circuit 108.
ところが、従来の時分割多方向多重通信方式では、上述
のように各子局から送出される親局への信号は、親局入
力において各子局に割当てられた時間位置に到着するよ
うに、各子局において送信タイミングを制御しており、
したがって親局においてはフレーム同期操作は行われな
い。このために親局の復調部105の障害時の障害検出手
段としては、パリティエラー検出回路106により検出す
ることが考えられたきた。しかし、通常時分割多方向多
重通信方式に用いられるパリティ監視方法は、電波の占
有周波数帯域幅の制限等の問題から付加ビットの数に制
限があるので、各子局のバースト信号毎に１ビットのパ
リティビットを付加する偶数または奇数パリティ監視手
段が取られる。したがって、復調部105の障害による復
調出力信号の状態によっては障害が検出できない問題点
があった。However, in the conventional time-division multi-directional multiplex communication system, the signal to the master station sent from each slave station as described above arrives at the time position assigned to each slave station at the master station input, Each slave station controls the transmission timing,
Therefore, the frame synchronization operation is not performed in the master station. For this reason, it has been considered that the parity error detection circuit 106 detects the error as a failure detection means when the demodulation unit 105 of the master station has a failure. However, the number of additional bits is usually limited in the parity monitoring method used in the time-division multi-directional multiplex communication system due to the limitation of the occupied frequency bandwidth of the radio wave. Therefore, one bit is required for each burst signal of each slave station. Even or odd parity monitoring means are added to add the parity bits of Therefore, there is a problem that the failure cannot be detected depending on the state of the demodulation output signal due to the failure of the demodulation unit 105.
第６図は、時分割多方向多重通信方式に用いられる子局
から親局への伝送路フレーム構成の一例を示す図であ
る。FIG. 6 is a diagram showing an example of a transmission path frame configuration from a slave station to a master station used in the time division multi-directional multiplex communication system.
ここに示すフレーム構成は、2K＋１ビットの主信号11、
12に、監視制御信号SVおよび主信号11、12の「１」の数
を数えた結果の奇数パリティ情報Ｐを、各１ビット付加
したデータ１およびデータ２の２列構成の例である。表
は第６図のフレーム構成において、第４図の親局の復調
部105の障害によりデータ１、２が全ビット「１」また
は「０」に固定された場合について、データ１、２およ
び奇数パリティ情報Ｐ（データ２の状態に同じ）に対
し、第４図のパリティエラー検出回路106において、パ
リティエラー検出の可否について示したものである。す
なわち、データ１、２が表の項および項の状態にな
ったときには、パリティ情報はデータ１あるいはデータ
２が「１」あるいは「０」に固定されても、論理的に矛
盾しないので障害は検出できないことになる。The frame structure shown here is a 2K + 1-bit main signal 11,
12 shows an example of a two-column structure in which data 1 and data 2 each have 1 bit added with odd parity information P obtained as a result of counting the number "1" of the supervisory control signal SV and the main signals 11 and 12. In the table shown in FIG. 6, data 1 and 2 and odd numbers are fixed when data 1 and 2 are fixed to all bits “1” or “0” due to a failure of the demodulation unit 105 of the master station in FIG. It shows whether or not the parity error can be detected in the parity error detection circuit 106 of FIG. 4 for the parity information P (same as the state of data 2). That is, when the data 1 and 2 are in the terms and conditions of the table, the parity information is logically consistent even if the data 1 or the data 2 is fixed to "1" or "0", so that the failure is detected. It will not be possible.
本発明は、このような従来の問題点を解決するもので、
親局受信部の障害を確実に検出できる時分割多方向多重
通信方式を提供することを目的とする。 The present invention solves such conventional problems,
An object of the present invention is to provide a time division multi-directional multiplex communication system capable of surely detecting a failure of a master station receiver.
本発明は、相互に時分割多方向多重通信を行う一つの親
局および複数の子局により構成され、さらに、上記子局
には、親局に送信されるディジタル信号の一部または全
部のビットの「１」または「０」の数を計数するパリテ
ィカウンタと、このパリティカウンタから出力されるパ
リティ情報を上記ディジタル信号に時分割多重化する時
分割多重化回路とを含み、上記親局には、上記子局にお
いて時分割多重化されたパリティ情報によりパリティエ
ラーを検出するパリティチェック手段を含む時分割多方
向多重通信方式において、上記子局には、上記時分割多
重化回路で上記パリティ情報が時分割多重化される前の
ディジタル信号を、上記パリティカウンタのカウント周
期のｍ倍（ｍは正の整数）を制御周期として、ｍパリテ
ィカウント周期中のｎパリティカウント周期（ｎはｍ以
下の整数）内の１ビット以上の信号を反転させる第一の
信号反転回路を含み、上記親局には、上記パリティチェ
ック手段の前に挿入され、上記第一の信号反転回路にお
いて反転されたビットの信号を元に戻す第二の信号反転
回路を含むことを特徴とする。The present invention comprises one master station and a plurality of slave stations that perform time division multi-directional multiplex communication with each other, and further, in the slave station, some or all bits of a digital signal transmitted to the master station. A parity counter that counts the number of "1" or "0" and a time division multiplexing circuit that time division multiplexes the parity information output from the parity counter into the digital signal. In the time division multi-directional multiplex communication system including a parity check means for detecting a parity error based on the parity information time-division multiplexed in the slave station, the slave station is provided with the parity information in the time division multiplexing circuit. During the m parity count cycle, the digital signal before time-division-multiplexing is used as a control cycle with m times the count cycle of the parity counter (m is a positive integer). a first signal inversion circuit for inverting a signal of 1 bit or more within an n parity count cycle (n is an integer of m or less), and is inserted in front of the parity check means in the master station, And a second signal inversion circuit that restores the bit signal inverted in the signal inversion circuit.
〔作用〕 本発明は、たとえば2k＋１ビット（ｋは正の整数）の主
信号に、それぞれ１ビットの制御情報を付加した二列構
成にしたデータ１、２の場合には、２パリティカウンタ
周期ごとに１回パリティ情報のカウント対象となるビッ
トを反転する。これにより、親局側では２パリティカウ
ント周期ごとに１回、データ１の主信号のうち１ビット
のみが反転され、データ１が全ビット「０」になる障害
は２パリティカウント周期ごとに１回パリティエラーを
検出できる。データ１が全ビット「１」になる障害で
も、奇数個あった「１」の数が偶数個となり、データ２
の状態にかかわりなくパリティエラーとして検出するこ
とができる。[Operation] In the present invention, for example, in the case of two-column data 1 and 2 in which control information of 1 bit is added to a main signal of 2k + 1 bits (k is a positive integer), every two parity counter cycles. The bit to be counted in the parity information is inverted once. As a result, the master station side inverts only one bit of the main signal of data 1 once every two parity count periods, and the failure that all bits of data 1 become "0" occurs once every two parity count periods. Parity error can be detected. Even if data 1 is a failure in which all bits are "1", the odd number of "1" becomes an even number, and data 2
It can be detected as a parity error regardless of the state of.
一般に任意の伝送路フレーム構成に対して、ｍパリティ
カウント周期にｎパリティカウント周期（ｍ≧ｎ）内の
パリティカウント対象となるビットの信号を反転するこ
とにより、同様にパリティチェックを行うことができ
る。In general, for any transmission path frame configuration, the parity check can be similarly performed by inverting the signal of the bit to be the parity count target within the n parity count cycle (m ≧ n) in the m parity count cycle. .
以下、本発明の実施例方式を図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図および第２図は、本発明時分割多方向多重通信方
式に用いられる親局および子局の一実施例を示すブロッ
ク構成図である。第１図は親局、第２図は子局の構成を
示す。1 and 2 are block configuration diagrams showing an embodiment of a master station and a slave station used in the time division multidirectional multiplex communication system of the present invention. FIG. 1 shows the configuration of the master station, and FIG. 2 shows the configuration of the slave station.
第１図において、親局の入力ディジタル信号IDSは送信
フレーム変換回路101に入力され、送信フレーム変換回
路101において伝送路フレーム構成に変換された出力
は、フレーム同期信号発生回路103から出力されるフレ
ーム同期信号FSSとともにフレーム同期信号多重化回路1
02に入力し、フレーム同期信号が多重化されたその出力
は、変調部104を介してアンテナ共通部100に送出され、
アンテナから子局に送信される。In FIG. 1, the input digital signal IDS of the master station is input to the transmission frame conversion circuit 101, and the output converted into the transmission path frame configuration in the transmission frame conversion circuit 101 is the frame output from the frame synchronization signal generation circuit 103. Frame sync signal multiplexing circuit 1 with sync signal FSS
Input to 02, the output of which the frame synchronization signal is multiplexed is sent to the antenna common unit 100 via the modulator 104,
It is transmitted from the antenna to the slave station.
子局からの受信信号は、アンテナおよびアンテナ共通部
100を介して復調部105に入力され、復調部105の出力は
信号反転回路109を介してパリティエラー検出回路106お
よび受信フレーム変換回路107に入力し、受信フレーム
変換回路107において各子局から送られたきた伝送路フ
レーム構成の信号を、親局外部インタフェースのフレー
ム構成に変換した出力ディジタル信号ODSが出力され
る。The received signal from the slave station is received by the antenna and the common antenna section.
The signal is input to the demodulation unit 105 via 100, the output of the demodulation unit 105 is input to the parity error detection circuit 106 and the reception frame conversion circuit 107 via the signal inversion circuit 109, and is transmitted from each slave station in the reception frame conversion circuit 107. The output digital signal ODS obtained by converting the received signal of the transmission path frame structure into the frame structure of the master station external interface is output.
基準タイミング信号発生回路108では、時分割多方向多
重通信方式全体のタイミングを制御するタイミング信号
TSが作られる。このタイミング信号TSは、送信フレーム
変換回路101、フレーム同期信号発生回路103、パリティ
エラー検出回路106、受信フレーム変換回路107および信
号反転回路109に送出され同期がとられる。The reference timing signal generation circuit 108 is a timing signal for controlling the timing of the entire time division multi-direction multiplex communication system.
TS is made. The timing signal TS is sent to the transmission frame conversion circuit 101, the frame synchronization signal generation circuit 103, the parity error detection circuit 106, the reception frame conversion circuit 107, and the signal inversion circuit 109 for synchronization.
第２図において、子局では親局からの受信信号がアンテ
ナおよびアンテナ共通部200を介して復調部201に入力さ
れ、復調部201の出力はフレーム同期回路202および受信
フレーム変換回路204に入力し、受信フレーム変換回路2
04において親局から送られてきた伝送路フレーム構成の
信号を、子局の外部インタフェースのフレーム構成に変
換した出力ディジタル信号ODSが出力される。In FIG. 2, in the slave station, the received signal from the master station is input to the demodulation unit 201 via the antenna and the antenna common unit 200, and the output of the demodulation unit 201 is input to the frame synchronization circuit 202 and the reception frame conversion circuit 204. , Received frame conversion circuit 2
In 04, an output digital signal ODS obtained by converting the signal of the transmission path frame structure sent from the master station into the frame structure of the external interface of the slave station is output.
子局の入力ディジタル信号IDSは送信フレーム変換回路2
05に入力され、送信フレーム変換回路205において伝送
路フレーム構成に変換された出力は、パリティカウンタ
206および信号反転回路209に入力し、パリティカウンタ
206の出力および信号反転回路209の出力は時分割多重化
回路207に入力し、パリティ情報が時分割多重化された
その出力は、変調部208を介してアンテナ共通部200に送
出され、アンテナから親局に送信される。The input digital signal IDS of the slave station is the transmission frame conversion circuit 2
The output that is input to 05 and converted to the transmission path frame configuration by the transmission frame conversion circuit 205 is a parity counter.
Input to 206 and signal inversion circuit 209, parity counter
The output of 206 and the output of the signal inverting circuit 209 are input to the time division multiplexing circuit 207, and the output of which the parity information is time division multiplexed is sent to the antenna common unit 200 via the modulation unit 208 and from the antenna. It is sent to the master station.
フレーム同期回路202で抽出されるフレームタイミング
パルスFTPは、タイミング信号発生回路203に取り込ま
れ、そこで親局のタイミングに同期したタイミング信号
TSが得られる。そのタイミング信号TSは、受信フレーム
変換回路204、送信フレーム変換回路205、パリティカウ
ンタ206、時分割多重化回路207および信号反転回路209
に送出され同期がとられる。すなわち、このタイミング
信号TSに従って、親局から送られてきた信号から自局割
り当て分の信号を抜き出し、あるいは各子局に割り当て
られた時間のフレーム構成の信号を作り出す。The frame timing pulse FTP extracted by the frame synchronization circuit 202 is taken in by the timing signal generation circuit 203, where the timing signal synchronized with the timing of the master station.
TS is obtained. The timing signal TS is received frame conversion circuit 204, transmission frame conversion circuit 205, parity counter 206, time division multiplexing circuit 207 and signal inversion circuit 209.
To be synchronized. That is, according to this timing signal TS, the signal allocated to the own station is extracted from the signal transmitted from the master station, or a signal having a frame structure for the time allocated to each slave station is generated.
本発明の特徴は、親局および子局に信号反転回路109、2
09を備え、子局において反転する前の送信フレームのパ
リティ情報を反転後の送信フレームに時分割多重化して
送信し、親局においてこの受信信号を反転してからパリ
ティチェックを行う構成にある。The feature of the present invention is that the signal inversion circuits 109 and 2 are provided to the master station and the slave stations.
09, the slave station is configured to transmit the parity information of the transmission frame before the inversion in the transmission frame after the inversion by time division multiplexing, and the parent station inverts the received signal before performing the parity check.
すなわち、子局の信号反転回路209は、パリティ情報が
多重化される前の親局へ送信されるディジタル信号を、
パリティカウント周期のｍ倍（ｍは正の整数）を制御周
期として、ｍパリティカウント周期中のｎパリティカウ
ント周期（ｎはｍ以下の整数）内の一部あるいは全部の
ビットの信号を反転させ、親局の信号反転回路109は、
パリティチェックに先立って子局において反転された信
号を再び反転して元へ戻す動作をする。That is, the signal inverting circuit 209 of the slave station, the digital signal transmitted to the master station before the parity information is multiplexed,
With the control cycle being m times the parity count cycle (m is a positive integer), some or all bit signals in the n parity count cycle (n is an integer less than or equal to m) in the m parity count cycle are inverted. The signal inverting circuit 109 of the master station is
Prior to the parity check, the signal inverted in the slave station is inverted and restored.
ここで、第６図のような伝送路フレーム構成の信号の主
信号11（2K＋１ビット）について、パリティカウンタ20
6においてパリティカウントの対象となっているビット
の信号の内１ビットを、２パリティカウント周期毎に１
回反転させる場合について説明する。Here, for the main signal 11 (2K + 1 bits) of the signal having the transmission line frame structure as shown in FIG. 6, the parity counter 20
1 bit out of the signal of the bit which is the target of parity count in 6 every 2 parity count cycles
The case of reversing the time will be described.
第１図の復調部105の出力が障害により表の各項目の状
態になった場合には、パリティエラー検出回路106の入
力信号は、表のデータ１、２の状態の信号を信号反転回
路109において２パリティカウント周期毎に１回、デー
タ１の主信号11の内１ビットのみを反転した信号にな
る。このため２パリティカウント周期に１回は従来通り
のデータ１、２がパリティエラー検出回路106に入力さ
れる。したがって表において、パリティエラーが検出さ
れていた項番およびについては、従来通り（ただし
２パリティカウント周期に１回）パリティエラーが検出
されることになり、また表の項番およびのように従
来パリティエラーが検出されなかった状態については、
２パリティカウント周期に１回データ１の主信号11の１
ビットが反転されるために、従来奇数個あった「１」の
数が偶数個となりパリティエラーとして検出できるよう
になる。When the output of the demodulation unit 105 in FIG. 1 is in the state of each item in the table due to a failure, the input signal of the parity error detection circuit 106 is the signal in the state of the data 1 and 2 in the table and the signal inversion circuit 109. In every two parity count periods, the signal becomes a signal obtained by inverting only one bit of the main signal 11 of data 1. Therefore, the conventional data 1 and 2 are input to the parity error detection circuit 106 once in every two parity count cycles. Therefore, in the table, for the item numbers and where the parity error was detected, the parity error will be detected as usual (but once in every two parity count periods), and the conventional parity as in the item numbers and If no error is detected,
Once in 2 parity count cycles 1 of the main signal 11 of data 1
Since the bits are inverted, the number of "1" s, which has been an odd number in the past, becomes an even number and can be detected as a parity error.
なお本実施例では、親局および子局に挿入された信号反
転回路109および209は、伝送路フレーム構成が第６図の
ように、２列のディジタル信号の場合について、２パリ
ティカウント周期毎に１回パリティ情報のカウント対象
となるビットの信号を反転する場合について説明した
が、本発明はこれに限定されるものではなく、任意の伝
送路フレーム構成に対して、任意のｍパリティカウント
周期にｎパリティカウント周期（またはｍ≧ｎ）内のパ
リティカウント対象となるビットの信号を反転する場合
についても本発明を実施することができる。In the present embodiment, the signal inverting circuits 109 and 209 inserted in the master station and the slave station are arranged in every two parity count periods in the case where the transmission path frame structure is a digital signal of two columns as shown in FIG. The case of inverting the signal of the bit to be counted once in the parity information has been described, but the present invention is not limited to this, and for any transmission path frame configuration, an arbitrary m parity count period is set. The present invention can also be implemented in the case of inverting the signal of the bit to be the parity count target within the n parity count cycle (or m ≧ n).
本発明は、以上説明したように、従来の時分割多方向多
重通信方式の親局および子局の各々に、簡単な信号反転
回路を挿入することにより、親局受信部の障害を確実に
検出することができる。すなわち、従来の１ビットのパ
リティビットを付加する偶数または奇数パリティ監視手
段をそのまま利用できるので、安価でしかも確実な障害
検出手段が構成できる効果がある。As described above, according to the present invention, a simple signal inversion circuit is inserted in each of a master station and a slave station of a conventional time division multi-directional multiplex communication system to reliably detect a failure in a master station receiver. can do. That is, the conventional even-numbered or odd-numbered parity monitoring means for adding one parity bit can be used as it is, so that an inexpensive and reliable failure detection means can be constructed.
第１図および第２図は本発明の一実施例を示すブロック
構成図。 第３図は本発明を適用する時分割多方向多重通信方式を
説明する図。 第４図および第５図は時分割多方向多重通信方式に用い
られる従来例親局および子局の構成を示すブロック構成
図。 第６図は子局から親局への伝送路フレーム構成の一例を
示す図。 100……アンテナ共通部、101……送信フレーム変換回
路、102……フレーム同期信号多重化回路、103……フレ
ーム同期信号発生回路、104……変調部、105……復調
部、106……パリティエラー検出回路、107……受信フレ
ーム変換回路、108……基準タイミング信号発生回路、1
09……信号反転回路、200……アンテナ共通部、201……
復調部、202……フレーム同期回路、203……タイミング
信号発生回路、204……受信フレーム変換回路、205……
送信フレーム変換回路、206……パリティカウンタ、207
……時分割多重化回路、208……変調部、209……信号反
転回路。1 and 2 are block configuration diagrams showing an embodiment of the present invention. FIG. 3 is a diagram for explaining a time division multi-directional multiplex communication system to which the present invention is applied. FIG. 4 and FIG. 5 are block configuration diagrams showing configurations of a conventional master station and slave station used in a time division multi-directional multiplex communication system. FIG. 6 is a diagram showing an example of a transmission path frame configuration from a child station to a parent station. 100-antenna common part, 101-transmit frame conversion circuit, 102-frame synchronization signal multiplexing circuit, 103-frame synchronization signal generation circuit, 104-modulation part, 105-demodulation part, 106-parity Error detection circuit, 107 ... Received frame conversion circuit, 108 ... Reference timing signal generation circuit, 1
09 …… Signal inversion circuit, 200 …… Antenna common part, 201 ……
Demodulation unit, 202 ... Frame synchronization circuit, 203 ... Timing signal generation circuit, 204 ... Reception frame conversion circuit, 205 ...
Transmission frame conversion circuit, 206 ... Parity counter, 207
...... Time division multiplexing circuit, 208 …… Modulation unit, 209 …… Signal inversion circuit.
Claims (1)
親局および複数の子局により構成され、 さらに、 上記子局には、 親局に送信されるディジタル信号の一部または全部のビ
ットの「１」または「０」の数を計数するパリティカウ
ンタと、 このパリティカウンタから出力されるパリティ情報を上
記ディジタル信号に時分割多重化する時分割多重化回路
と を含み、 上記親局には、 上記子局において時分割多重化されたパリティ情報によ
りパリティエラーを検出するパリティチェック手段を含
む 時分割多方向多重通信方式において、 上記子局には、 上記時分割多重化回路で上記パリティ情報が時分割多重
化される前のディジタル信号を、上記パリティカウンタ
のカウント周期のｍ倍（ｍは正の整数）を制御周期とし
て、ｍパリティカウント周期中のｎパリティカウント周
期（ｎはｍ以下の整数）内の１ビット以上の信号を反転
させる第一の信号反転回路を含み、 上記親局には、 上記パリティチェック手段の前に挿入され、上記第一の
信号反転回路において反転されたビットの信号を元に戻
す第二の信号反転回路を含む ことを特徴とする時分割多方向多重通信方式。1. A master station and a plurality of slave stations that perform time-division multidirectional multiplex communication with each other. Further, the slave station includes a part or all of a digital signal transmitted to the master station. The master station includes a parity counter for counting the number of bits "1" or "0" and a time division multiplexing circuit for time division multiplexing the parity information output from the parity counter into the digital signal. Is a time division multi-directional multiplex communication system including a parity check means for detecting a parity error from the parity information time-division multiplexed in the slave station, wherein the slave station includes the parity information in the time division multiplexing circuit. Of the digital signal before being time-division-multiplexed with the control cycle being m times the counting cycle of the parity counter (m is a positive integer). A first signal inversion circuit that inverts a signal of 1 bit or more within n parity count periods (n is an integer of m or less) in the cycle, and is inserted in the master station before the parity check means. A time division multi-directional multiplex communication system characterized by including a second signal inversion circuit for returning the bit signal inverted in the first signal inversion circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25221285A JPH06101713B2 (en) | 1985-11-11 | 1985-11-11 | Time division multi-directional multiplex communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25221285A JPH06101713B2 (en) | 1985-11-11 | 1985-11-11 | Time division multi-directional multiplex communication system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62111539A JPS62111539A (en) | 1987-05-22 |
| JPH06101713B2 true JPH06101713B2 (en) | 1994-12-12 |
Family
ID=17234062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25221285A Expired - Lifetime JPH06101713B2 (en) | 1985-11-11 | 1985-11-11 | Time division multi-directional multiplex communication system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101713B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960005364B1 (en) * | 1990-02-22 | 1996-04-24 | 니홍 고오강 가부시끼가이샤 | Magnetic inspection apparatus for thin steel strip having magnetizer and detection coil |
-
1985
- 1985-11-11 JP JP25221285A patent/JPH06101713B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62111539A (en) | 1987-05-22 |
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