JPS63234652A - 交番信号発生回路 - Google Patents
交番信号発生回路Info
- Publication number
- JPS63234652A JPS63234652A JP6822987A JP6822987A JPS63234652A JP S63234652 A JPS63234652 A JP S63234652A JP 6822987 A JP6822987 A JP 6822987A JP 6822987 A JP6822987 A JP 6822987A JP S63234652 A JPS63234652 A JP S63234652A
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- signal
- data
- flip
- input
- flop
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Links
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 5
- 238000003786 synthesis reaction Methods 0.000 claims abstract description 5
- 238000001514 detection method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
クロック信号に同期して、入力されるデータの論理値に
応じて出力信号の論理値を設定するフリップフロップに
、予め定められた時間間隔および持続時間で制御信号が
入力されている間はデータを予め定められた論理値に設
定し、制御信号が入力されていない間はデータを出力信
号の論理値を反転した論理値に設定して入力することに
より、基準交番信号を安定して出力する。
応じて出力信号の論理値を設定するフリップフロップに
、予め定められた時間間隔および持続時間で制御信号が
入力されている間はデータを予め定められた論理値に設
定し、制御信号が入力されていない間はデータを出力信
号の論理値を反転した論理値に設定して入力することに
より、基準交番信号を安定して出力する。
本発明は、高速ディジタル伝送路から到着する信号から
、伝送路の異常を表示する為の交番信号を検出する交番
信号検出回路に用いられる検出基準となる交番信号を発
生する交番信号発生回路の改良に関する。
、伝送路の異常を表示する為の交番信号を検出する交番
信号検出回路に用いられる検出基準となる交番信号を発
生する交番信号発生回路の改良に関する。
本発明が対象とする高速ディジタル伝送路は、例えば毎
秒45メガビツトの通信速度を有し、85ビツト毎にフ
レーム信号その他に使用される工ピント構成の制御信号
(以後Gパルスと称する)が伝送され、残る84ビツト
でデータが伝送される。
秒45メガビツトの通信速度を有し、85ビツト毎にフ
レーム信号その他に使用される工ピント構成の制御信号
(以後Gパルスと称する)が伝送され、残る84ビツト
でデータが伝送される。
かかる高速ディジタル伝送路が異常状態となると、高速
ディジタル伝送路からは、Gパルスを除く84ビツトの
、Gパルスに続く最初のビットが論理“1”に設定され
、以後論理“0”と論理“1″とを交互に繰返す、所謂
B lue S ignalと称される交番信号が到着
する。
ディジタル伝送路からは、Gパルスを除く84ビツトの
、Gパルスに続く最初のビットが論理“1”に設定され
、以後論理“0”と論理“1″とを交互に繰返す、所謂
B lue S ignalと称される交番信号が到着
する。
かかる交番信号を、高速ディジタル伝送路から到着する
データから検出する回路においては、検出基準となる交
番信号を正確に発生する交番信号発生回路を設けること
が必要となる。
データから検出する回路においては、検出基準となる交
番信号を正確に発生する交番信号発生回路を設けること
が必要となる。
第4図は従来ある交番信号検出回路の一例を示す図であ
り、第5図は第4図における各種信号を例示する図であ
る。
り、第5図は第4図における各種信号を例示する図であ
る。
第4図および第5図において、フリップフロップlのク
ロック端子GKには、所定周期を有するクロック信号c
kが、論理積回路2を介して入力され、また出力端子Q
nとデータ端子りとが接続されている。
ロック端子GKには、所定周期を有するクロック信号c
kが、論理積回路2を介して入力され、また出力端子Q
nとデータ端子りとが接続されている。
なお論理積回路2の他方の入力端子には、クロック信号
ckの85周期毎の特定周期T0において論理“1”に
設定され、残る84周期T1乃至Ts4は論理″0″に
設定されるGパルスgが、否定回路4により反転Gパル
スg1に変換されて入力されている。
ckの85周期毎の特定周期T0において論理“1”に
設定され、残る84周期T1乃至Ts4は論理″0″に
設定されるGパルスgが、否定回路4により反転Gパル
スg1に変換されて入力されている。
その結果、論理積回路2は特定周期T0だけ遮断状態と
なり、残る84周期T1乃至Teaは導通状態となる。
なり、残る84周期T1乃至Teaは導通状態となる。
従ってフリップフロップ1のクロック端子CKには、特
定周期T0だけクロックパルスを除去したクロック信号
ck“が入力され、その結果出力端子Qからは、特定周
期T0においては直前の周期Ta4において設定された
論理“0”を保持し、以後の周期T1からT84迄は論
理“l”と論理“0”とを交互に繰返す基準交番信号b
0が出力される。
定周期T0だけクロックパルスを除去したクロック信号
ck“が入力され、その結果出力端子Qからは、特定周
期T0においては直前の周期Ta4において設定された
論理“0”を保持し、以後の周期T1からT84迄は論
理“l”と論理“0”とを交互に繰返す基準交番信号b
0が出力される。
排他論理和回路3は、図示されぬ高速ディジタル伝送路
から到着するデータdと、フリップフロップlから出力
される基準交番信号b0との排他論理和処理を実行し、
両者が一致した場合には、出力する不一致検出信号eを
論理“0”に設定し、データdが交番信号すを伝送して
いることを示す。
から到着するデータdと、フリップフロップlから出力
される基準交番信号b0との排他論理和処理を実行し、
両者が一致した場合には、出力する不一致検出信号eを
論理“0”に設定し、データdが交番信号すを伝送して
いることを示す。
なお論理積回路5は、一方の入力端子に不一致検出信号
eを入力し、他方の入力端子に反転Gパルスg′を入力
することにより、例えばフレーム信号等の信号種別によ
り、Gパルスgが種々の論理値に設定される特定周期T
0を、不一致検出信号eの論理値判定から除外している
。
eを入力し、他方の入力端子に反転Gパルスg′を入力
することにより、例えばフレーム信号等の信号種別によ
り、Gパルスgが種々の論理値に設定される特定周期T
0を、不一致検出信号eの論理値判定から除外している
。
以上の説明から明らかな如く、従来ある交番信号発生回
路においては、特定周期T0の次の周期T1から論理“
1”および論理“O”を繰返す基準交番信号b0を発生
する為、特定周期T0だけクロックパルスを除去したク
ロック信号ck’をフリップフロップ1に入力している
。
路においては、特定周期T0の次の周期T1から論理“
1”および論理“O”を繰返す基準交番信号b0を発生
する為、特定周期T0だけクロックパルスを除去したク
ロック信号ck’をフリップフロップ1に入力している
。
然し論理積回路2に入力されるクロック信号CkとGパ
ルスgとの位相が変動すると、論理積回路2が特定周期
T0のクロックパルスを完全に除去出来ずく第5図にお
けるクロック信号ck’の点線状B)、フリップフロッ
プ1が不充分に消去されたクロックパルスにより不安定
な動作を行う恐れがあり、正確な基準交番信号b0が発
生出来ぬ恐れがある。
ルスgとの位相が変動すると、論理積回路2が特定周期
T0のクロックパルスを完全に除去出来ずく第5図にお
けるクロック信号ck’の点線状B)、フリップフロッ
プ1が不充分に消去されたクロックパルスにより不安定
な動作を行う恐れがあり、正確な基準交番信号b0が発
生出来ぬ恐れがある。
なおりロック信号ckを論理積回路2により遮断する他
に、特定周期T0だけフリップフロップ1を初期設定し
て基準交番信号b0を論理“0”とし、次の周期T1か
ら論理“1”および論理“0”を繰返すことも考慮され
るが、かかる場合にも、特定周期T0にフリップフロッ
プlが特殊動作を実行することとなり、動作状態が不安
定となる問題点がある。
に、特定周期T0だけフリップフロップ1を初期設定し
て基準交番信号b0を論理“0”とし、次の周期T1か
ら論理“1”および論理“0”を繰返すことも考慮され
るが、かかる場合にも、特定周期T0にフリップフロッ
プlが特殊動作を実行することとなり、動作状態が不安
定となる問題点がある。
〔問題点を解決するための手段〕
第1図は本発明の原理を示す図である。
第1図において、■はフリップフロップ、100は合成
回路である。
回路である。
フリップフロップ1は、クロック端子CKに入力される
クロック信号ckに同期して、データ端子りに入力され
るデータdの論理値に応じて出力端子Qから出力する出
力信号b0の論理値を設定する。
クロック信号ckに同期して、データ端子りに入力され
るデータdの論理値に応じて出力端子Qから出力する出
力信号b0の論理値を設定する。
合成回路100は、予め定められた時間間隔および持続
時間で入力される制御信号gと、フリップフロ・2プ1
からの出力信号すとを受信し、制御信号gが入力されて
いる間はデータ端子りに入力するデータdを予め定めら
れた論理値に設定し、制御信号gが入力されていない間
はデータ端子りに入力するデータdを出力信号すの論理
値を反転した論理値に設定する。
時間で入力される制御信号gと、フリップフロ・2プ1
からの出力信号すとを受信し、制御信号gが入力されて
いる間はデータ端子りに入力するデータdを予め定めら
れた論理値に設定し、制御信号gが入力されていない間
はデータ端子りに入力するデータdを出力信号すの論理
値を反転した論理値に設定する。
従って、制御信号gが入力される間も、フリップフロッ
プ1にはクロック信号ckが継続して入力され、唯入力
されるデータdが制御信号gの入力期間だけ特定の論理
値に設定されるのみである為、不充分に除去されたクロ
ックパルスによりフリップフロップ1が不安定な動作を
行う恐れは無くなる。
プ1にはクロック信号ckが継続して入力され、唯入力
されるデータdが制御信号gの入力期間だけ特定の論理
値に設定されるのみである為、不充分に除去されたクロ
ックパルスによりフリップフロップ1が不安定な動作を
行う恐れは無くなる。
以下、本発明の一実施例を図面により説明する。
第2図は本発明の一実施例による交番信号検出回路を示
す図であり、第3図は第2図における各種信号を例示す
る図である。なお、全図を通じて同一符号は同一対象物
を示す。
す図であり、第3図は第2図における各種信号を例示す
る図である。なお、全図を通じて同一符号は同一対象物
を示す。
第2図においては、合成回路100として否定論理和回
路12が設けられ、フリップフロップ1と共に交番信号
発生回路を構成している。
路12が設けられ、フリップフロップ1と共に交番信号
発生回路を構成している。
第2図および第3図において、フリップフロップ1のク
ロック端子C’Kには、所定周期を有するクロック信号
ckが入力されており、また否定論理和回路12の一方
の入力端子には出力端子Qが接続され、他方の入力端子
にはGパルスgが入力され、否定論理和回路12の出力
端子はフリップフロップ1のデータ端子りに接続されて
いる。
ロック端子C’Kには、所定周期を有するクロック信号
ckが入力されており、また否定論理和回路12の一方
の入力端子には出力端子Qが接続され、他方の入力端子
にはGパルスgが入力され、否定論理和回路12の出力
端子はフリップフロップ1のデータ端子りに接続されて
いる。
従って、Gパルスgが論理“0”に設定されている周期
T1乃至T84においては、フリップフロップ1の出力
端子Qから出力される基準交番信号b0の論理値は、否
定論理和回路12により反転されてデータ端子りに入力
されることとなり、フリップフロップ1の出力端子Qか
らは、クロック信号ckの1周期毎に論理値を反転する
基準交番信号b0が出力される。
T1乃至T84においては、フリップフロップ1の出力
端子Qから出力される基準交番信号b0の論理値は、否
定論理和回路12により反転されてデータ端子りに入力
されることとなり、フリップフロップ1の出力端子Qか
らは、クロック信号ckの1周期毎に論理値を反転する
基準交番信号b0が出力される。
一方Gパルスgが論理“1″に設定される特定周期T0
においては、否定論理和回路12の出力端子は論理“O
”に設定される為、フリップフロップ1の出力端子Qか
ら出力される基準交番信号b0は、論理“0”に設定さ
れる。
においては、否定論理和回路12の出力端子は論理“O
”に設定される為、フリップフロップ1の出力端子Qか
ら出力される基準交番信号b0は、論理“0”に設定さ
れる。
なおフリップフロップ1は、85周期T0乃至T0nの
総てにおいて完全なりロック信号ckを入力されて動作
を継続しており、不安定な動作は全く行わない。
総てにおいて完全なりロック信号ckを入力されて動作
を継続しており、不安定な動作は全く行わない。
一方図示されぬ高速ディジタル伝送路から到着するデー
タdは、フリップフロップ14のデータ端子りに入力さ
れ、クロックCK端子に入力されるクロック信号ckに
同期化されたデータd“とじて出力端子Qから出力され
る。
タdは、フリップフロップ14のデータ端子りに入力さ
れ、クロックCK端子に入力されるクロック信号ckに
同期化されたデータd“とじて出力端子Qから出力され
る。
排他論理和回路13は、フリップフロップ14から出力
されるデータd′と、フリップフロップ1から出力され
る基準交番信号b0との排他論理和処理を実行し、両者
が一致した場合には、出力する不一致検出信号eを論理
“0゛に設定し、データdが交番信号すを伝送している
ことを示す。
されるデータd′と、フリップフロップ1から出力され
る基準交番信号b0との排他論理和処理を実行し、両者
が一致した場合には、出力する不一致検出信号eを論理
“0゛に設定し、データdが交番信号すを伝送している
ことを示す。
一方フリップフロップ15は、データ端子りに入力され
るGパルスgを、クロック端子CKに入力されるクロッ
ク信号ckにより同期化し、更に出力端子Qnから論理
値を反転して(g゛)出力する。
るGパルスgを、クロック端子CKに入力されるクロッ
ク信号ckにより同期化し、更に出力端子Qnから論理
値を反転して(g゛)出力する。
論理積回路16は、第一の入力端子に不一致検出信号e
を入力し、第二の入力端子にフリップフロップ14によ
りクロック信号ckに同期化したデータd′を入力し、
更に第三の入力端子にフリップフロップ15によりクロ
ック信号ckに同期化し、且つ論理値反転された反転G
パルスg′を入力することにより、例えばフレーム信号
等の信号種別によりGパルスgが種々の論理値に設定さ
れる特定周期T。を不一致検出信号eの論理値判定から
除外し、更に不一致検出信号eをクロック信号ckと同
様の占有率(デユーティファクタ)を有するパルス列と
することにより、交番信号すと同期化されたデータd1
とが連続的に不一致となった場合にも、不一致回数を計
数可能としている。
を入力し、第二の入力端子にフリップフロップ14によ
りクロック信号ckに同期化したデータd′を入力し、
更に第三の入力端子にフリップフロップ15によりクロ
ック信号ckに同期化し、且つ論理値反転された反転G
パルスg′を入力することにより、例えばフレーム信号
等の信号種別によりGパルスgが種々の論理値に設定さ
れる特定周期T。を不一致検出信号eの論理値判定から
除外し、更に不一致検出信号eをクロック信号ckと同
様の占有率(デユーティファクタ)を有するパルス列と
することにより、交番信号すと同期化されたデータd1
とが連続的に不一致となった場合にも、不一致回数を計
数可能としている。
以上の説明から明らかな如く、本実施例によれば、フリ
ップフロップlはクロックパルスが全く除去されぬクロ
ック信号ckにより駆動されており、データ端子りに入
力される信号の論理値により、出力端子Qから出力する
基準交番信号b0の論理値を設定している為、仮にGパ
ルスgが論理“l”に設定される周期とクロック信号c
kの周期との位相が変動した場合にも、出力端子Qから
出力される基準交番信号b0の論理値が反転されるのみ
で、フリップフロップ1が不安定な動作を゛行うことは
防止される。
ップフロップlはクロックパルスが全く除去されぬクロ
ック信号ckにより駆動されており、データ端子りに入
力される信号の論理値により、出力端子Qから出力する
基準交番信号b0の論理値を設定している為、仮にGパ
ルスgが論理“l”に設定される周期とクロック信号c
kの周期との位相が変動した場合にも、出力端子Qから
出力される基準交番信号b0の論理値が反転されるのみ
で、フリップフロップ1が不安定な動作を゛行うことは
防止される。
なお、第2図および第3図はあく迄本発明の−・実施例
に過ぎず、例えば制御信号はクロック信号ckの85周
期T毎の特定周期T0に論理°゛1”に設定されるGパ
ルスgに限定されることは無く、他に幾多の変形が考慮
されるが、何れの場合にも本発明の効果は変わらない。
に過ぎず、例えば制御信号はクロック信号ckの85周
期T毎の特定周期T0に論理°゛1”に設定されるGパ
ルスgに限定されることは無く、他に幾多の変形が考慮
されるが、何れの場合にも本発明の効果は変わらない。
(発明の効果〕
以上、本発明によれば、前記交番信号発生回路において
、制御信号が入力される間も、フリップフロップにはク
ロック信号が確実に継続して入力され、唯入力されるデ
ータが制御信号の入力期間だけ特定の論理値に設定され
るのみである為、不充分に遮断されたクロックパルスに
よりフリップフロップが不安定な動作を行う恐れは無く
なる。
、制御信号が入力される間も、フリップフロップにはク
ロック信号が確実に継続して入力され、唯入力されるデ
ータが制御信号の入力期間だけ特定の論理値に設定され
るのみである為、不充分に遮断されたクロックパルスに
よりフリップフロップが不安定な動作を行う恐れは無く
なる。
第1図は本発明の原理を示す図、第2図は本発明の一実
施例による交番信号検出回路を示す図、第3図は第2図
における各種信号を例示する図、第4図は従来ある交番
信号検出回路の一例を示す図、第5図は第4図における
各種信号を例示する図である。 図において、1.14および15はフリップフロップ、
2.5および16は論理積回路、3および13は排他論
理和回路、4は否定回路、12はゐ ゴ ブー 第4図 。k・1n
施例による交番信号検出回路を示す図、第3図は第2図
における各種信号を例示する図、第4図は従来ある交番
信号検出回路の一例を示す図、第5図は第4図における
各種信号を例示する図である。 図において、1.14および15はフリップフロップ、
2.5および16は論理積回路、3および13は排他論
理和回路、4は否定回路、12はゐ ゴ ブー 第4図 。k・1n
Claims (1)
- 【特許請求の範囲】 クロック端子(CK)に入力されるクロック信号(ck
)に同期して、データ端子(D)に入力されるデータ(
d)の論理値に応じて出力端子(Q)から出力する出力
信号(b_0)の論理値を設定するフリップフロップ(
1)と、 予め定められた時間間隔および持続時間で入力される制
御信号(g)と、前記フリップフロップ(1)からの出
力信号(b_0)とを受信し、前記制御信号(g)が入
力されている間は前記データ端子(D)に入力するデー
タ(d)を予め定められた論理値に設定し、前記制御信
号(g)が入力されていない間は前記データ端子(D)
に入力するデータ(d)を前記出力信号(b_0)の論
理値を反転した論理値に設定する合成回路(100)と
を設けることを特徴とする交番信号発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6822987A JPS63234652A (ja) | 1987-03-23 | 1987-03-23 | 交番信号発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6822987A JPS63234652A (ja) | 1987-03-23 | 1987-03-23 | 交番信号発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63234652A true JPS63234652A (ja) | 1988-09-29 |
Family
ID=13367760
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6822987A Pending JPS63234652A (ja) | 1987-03-23 | 1987-03-23 | 交番信号発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63234652A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57154963A (en) * | 1981-02-23 | 1982-09-24 | Siemens Ag | Digital signal injection system for line system |
-
1987
- 1987-03-23 JP JP6822987A patent/JPS63234652A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57154963A (en) * | 1981-02-23 | 1982-09-24 | Siemens Ag | Digital signal injection system for line system |
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